數(shù)字系統(tǒng)的設(shè)計(jì)與實(shí)驗(yàn)實(shí)驗(yàn)報(bào)告(參考版)
2025-07-24 11:14本頁面
【正文】 7。電路邏輯圖如下：仿真效果如下：總結(jié)：我是參照三八譯碼器來設(shè)計(jì)的，先構(gòu)造真值表，然后編寫程序，程序在編譯的時(shí)候遇到了特別多的錯(cuò)誤，不過經(jīng)過調(diào)試也成功的生成了正確的波形圖。end behave3。 end if。039。 end case。139。139。139。139。139。139。139。139。139。139。139。139。139。139。139。139。139。 end loop。architecture behave3 of shiyan3 isbegin process(G, A) begin for i in 0 to 15 loop Y(i) = 39。 Y : out std_logic_vector(15 downto 0))。entity shiyan3 is port (G : in std_logic。三 實(shí)驗(yàn)要求編寫用VHDL語言描述的源程序library ieee。完成電路設(shè)計(jì)。 B． 當(dāng)使能信號(hào)為高電平時(shí)，對(duì)于四個(gè)選擇信號(hào)組成的任意一組狀態(tài)，十六個(gè)驅(qū)動(dòng)信號(hào)中有一個(gè)且僅有一個(gè)有效的高電平輸出。熟練運(yùn)用MAX軟件提供的仿真功能。電路邏輯圖如下：仿真結(jié)果如下： 總結(jié)：根據(jù)提示中的真值表確定輸入輸出接口，編寫程序?qū)崿F(xiàn)仿真，便得到了以上的波形圖，首先很容易知道，當(dāng)輸入的數(shù)大于等于5時(shí)就要進(jìn)位，二F輸出端便代表的是進(jìn)位，因此F的取值只有0和1實(shí)驗(yàn) 三 四—十六譯碼器一 實(shí)驗(yàn)?zāi)康模?br />
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