數(shù)字系統(tǒng)的設(shè)計(jì)與實(shí)驗(yàn)實(shí)驗(yàn)報(bào)告(已改無(wú)錯(cuò)字)
2022-08-18 11:14:10 本頁(yè)面
【正文】 的基本設(shè)計(jì)方法。熟練運(yùn)用VHDL語(yǔ)言的順序語(yǔ)句和并發(fā)語(yǔ)句。熟練運(yùn)用MAX軟件提供的仿真功能。二 實(shí)驗(yàn)內(nèi)容設(shè)計(jì)的電路應(yīng)具備以下功能：A． 包含如下端口： 一個(gè)使能信號(hào)輸入端口，四個(gè)選擇信號(hào)輸入端口，十六個(gè)驅(qū)動(dòng)信號(hào)輸出端口。 B． 當(dāng)使能信號(hào)為高電平時(shí)，對(duì)于四個(gè)選擇信號(hào)組成的任意一組狀態(tài)，十六個(gè)驅(qū)動(dòng)信號(hào)中有一個(gè)且僅有一個(gè)有效的高電平輸出。 當(dāng)使能信號(hào)為低電平時(shí)，十六個(gè)驅(qū)動(dòng)信號(hào)全部輸出低電平。完成電路設(shè)計(jì)。對(duì)設(shè)計(jì)的正確性進(jìn)行驗(yàn)證。三 實(shí)驗(yàn)要求編寫用VHDL語(yǔ)言描述的源程序library ieee。use 。entity shiyan3 is port (G : in std_logic。 A : in std_logic_vector(3 downto 0)。 Y : out std_logic_vector(15 downto 0))。end shiyan3。architecture behave3 of shiyan3 isbegin process(G, A) begin for i in 0 to 15 loop Y(i) = 39。039。 end loop。 if(G=39。139。) then case A is when 0000 = Y(0) = 39。139。 when 0001 = Y(1) = 39。139。 when 0010 = Y(2) = 39。139。 when
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