【正文】 老師嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度與豐富的工程經(jīng)驗(yàn)使我受益匪淺，終生難忘。 參考文獻(xiàn)[1]. 蔣煥文，孫續(xù). 電子測(cè)量( 第二版). 中國(guó)計(jì)量出版社 (中).[2]. JamesR. Armstrong F. Gail Gray. VHDL 設(shè)計(jì)－表示和綜合. 機(jī)械工業(yè)出版社 (美).[3]. 姜立東 . VHDL 語(yǔ)言程序設(shè)計(jì)及應(yīng)用 (第二版). 北京郵電出版社 (中).[4]. 湯山俊夫 . 數(shù)字電路設(shè)計(jì)與制作. 科學(xué)出版社 (日).39 / 39[5]. SAMPO MODEL CN3165 高精度計(jì)數(shù)器 手冊(cè).[6]. 孫航. Xilinx 可編程邏輯器件的高級(jí)應(yīng)用與設(shè)計(jì)技巧. 電子工業(yè)出版社 (中).致 謝在此，我要向治學(xué)嚴(yán)謹(jǐn)，誨人不倦的老師——皇曉輝，表示最衷心的感謝。通過(guò)數(shù)字秒表的設(shè)計(jì)試驗(yàn)，簡(jiǎn)單的數(shù)字電路模塊有深入了解。 結(jié)束語(yǔ)故障 ：由于粗心，在管腳分配時(shí)漏了幾個(gè)，導(dǎo)致程序下載后，數(shù)碼管僅末位有讀數(shù)顯示為“8.” ，原因沒(méi)有找到，但是管腳分配正確后，數(shù)碼管顯示正常。NET start_stop LOC = P38。NET SEG[6] LOC = P53。NET SEG[4] LOC = P77。NET SEG[2] LOC = P58。NET SEG[0] LOC = P52。NET DIG[6] LOC = P59。NET DIG[4] LOC = P43。NET DIG[2] LOC = P83。 系統(tǒng)硬件實(shí)現(xiàn)與調(diào)試管腳分配：NET DIG[0] LOC = P81。u6: control PORT MAP(clk =signal_clk ,start_stop = signal_start_stop ,split_reset = signal_split_reset,counter_clr = signal_clr ,counter_ena = signal_ena ,latcher_ena = signal_latcher)。u4: scan_counter PORT MAP(scan_in1 = CS1,scan_in2 = CS2,scan_in3 = CS3,scan_in4 = CS4,scan_in5 = CS5,scan_in6 = CS6,clk = signal_clk,DIG_out = DIG ,SEG_out = SEG)。u2: counter_59_59_99 PORT MAP(rst =signal_clr ,clk =signal_clk ,ena =signal_ena ,count6 = CG6 ,count5 = CG5 ,count4 = CG4,count3 = CG3,count2 = CG2,count1 = CG1)。signal CS6,CS5,CS4,CS3,CS2,CS1 : STD_LOGIC_VECTOR(3 DOWNTO 0)。signal signal_split_reset : STD_LOGIC。signal signal_latcher : STD_LOGIC。signal signal_clr : STD_LOGIC。END COMPONENT。counter_ena : OUT std_logic。split_reset : IN std_logic。COMPONENT controlPORT(clk : IN std_logic。split_reset_out : OUT std_logic)。split_reset_in : IN std_logic。COMPONENT keypro_for_2PORT(clk : IN std_logic。SEG_out : OUT std_logic_vector(6 downto 0))。clk : IN std_logic。scan_in5 : IN std_logic_vector(3 downto 0)。scan_in3 : IN std_logic_vector(3 downto 0)。COMPONENT scan_counterPORT(scan_in1 : IN std_logic_vector(3 downto 0)。GOUT6 : OUT std_logic_vector(3 downto 0))。GOUT4 : OUT std_logic_vector(3 downto 0)。GOUT2 : OUT std_logic_vector(3 downto 0)。shi_neng : IN std_logic。GIN2 : IN std_logic_vector(3 downto 0)。GIN4 : IN std_logic_vector(3 downto 0)。COMPONENT la_tchPORT(GIN6 : IN std_logic_vector(3 downto 0)。35 / 39count1 : OUT std_logic_vector(3 downto 0))。count3 : OUT std_logic_vector(3 downto 0)。count5 : OUT std_logic_vector(3 downto 0)。ena : IN std_logic。COMPONENT counter_59_59_99PORT(rst : IN std_logic。 clk : OUT std_logic)。end miao_biao。 DIG : out STD_LOGIC_VECTOR (7 downto 0)。 start_stop : in STD_LOGIC。use 。end Behavioral。end if。GOUT2=GIN2。GOUT4=GIN4。)thenGOUT6=GIN6。architecture Behavioral of la_tch is34 / 39beginprocess(shi_neng,GIN1,GIN2,GIN3,GIN4,GIN5,GIN6)beginif(shi_neng=39。 GOUT6 : out STD_LOGIC_VECTOR (3 downto 0) )。 GOUT4 : out STD_LOGIC_VECTOR (3 downto 0)。 GOUT2 : out STD_LOGIC_VECTOR (3 downto 0)。 shi_neng: in STD_LOGIC。 GIN2 : in STD_LOGIC_VECTOR (3 downto 0)。 GIN4 : in STD_LOGIC_VECTOR (3 downto 0)。entity la_tch is Port ( GIN6 : in STD_LOGIC_VECTOR (3 downto 0)。33 / 39 鎖存器模塊library IEEE。end Behavioral。 counter_ena = current_state(1)。end process。process(clk)beginif falling_edge (clk)thencurrent_state=new_state。end case。end case。when 01 = new_state=111。end if。when 010 =if key_in=01thennew_state =011。when others =new_state=current_state。32 / 39when 011 =case key_in iswhen 10 =new_state=001。elsenew_state = current_state 。 start_stop 。signal current_state,new_state : STD_LOGIC_VECTOR(2downto 0):=000。end control。 counter_ena : out STD_LOGIC。 split_reset : in STD_LOGIC。entity control is Port ( clk : in STD_LOGIC。 控制電路模塊library IEEE。key_out = not k1 and k2。end if。039。end if。end if。039。139。039。beginprocess(clk,key_in)beginif clk39。architecture Behavioral of keypro issignal k1,k2 : STD_LOGIC。 key_out : out STD_LOGIC)。entity keypro is Port ( clk : in STD_LOGIC。use 。end Behavioral。Inst_fu_yong: fu_yong PORT MAP(scan_in6 = scan_in6 ,scan_in5 = scan_in5 ,scan_in4 = scan_in4 ,30 / 39scan_in3 = scan_in3 ,scan_in2 = scan_in2 ,scan_in1 = scan_in1 ,s_xuan = s_xuan_out ,BCD = BCD_out)。beginInst_m_3: m_3 PORT MAP(clk =clk ,s_xuan =s_xuan_out )。signal s_xuan_out : std_logic_vector(2 downto 0):=000。 SEG : OUT std_logic_vector(6 downto 0))。END COMPONENT。COMPONENT threeTOeightPORT(s_xuan : IN std_logic_vector(2 downto 0)。 BCD : OUT std_logic_vector(3 downto 0))。scan_in1 : IN std_logic_vector(3 downto 0)。scan_in3 : IN std_logic_vector(3 downto 0)。29 / 39scan_in5 : IN std_logic_vector(3 downto 0)。END COMPONENT。architecture Behavioral of scan_counter isCOMPONENT m_3PORT(clk : IN std_logic。 SEG_out : out STD_LOGIC_VECTOR (6 downto 0))。 clk : in STD_LOGIC。 scan_in5 : in STD_LOGIC_VECTOR (3 downto 0)。 scan_in3 : in STD_LOGIC_VECTOR (3 downto 0)。entity scan_counter is Port ( scan_in1 : in STD_LOGIC_VECTOR (3 downto 0)。頂層掃描連接模塊：library IEEE。 s_xuan=c_state。end if。end process。28 / 39elsen_state=c_state+1。architecture Behavioral of m_3 issignal c_state,n_state:std_l