【正文】 計描述，使之更為完善。正因為 VHDL 硬件描述與具體的工藝技術(shù)和硬件結(jié)構(gòu)無關(guān)，VHDL 設計程序的硬件實現(xiàn)目標器件有廣闊的選擇范圍，其中包括各系列的 CPLD、 FPGA 及各種門陣列實現(xiàn)目標。 基于 VHDL 的自頂向下設計方 法 自 頂 向 下 設 計 的 步 驟設計說明：用自然語言表達系統(tǒng)項目的功能特點和技術(shù)參數(shù)等。建立模型是為了通過 VHDL 仿真器對整個系統(tǒng)進行系統(tǒng)行為仿真和性能評估。這一階段可以利用 VHDL 仿真器對頂層系統(tǒng)的行為模型進行仿真測試，檢查模擬結(jié)果，繼而進行修改和完善。即將 VHDL 的行為模型表達為 VHDL 行為代碼。即對 VHDLRTL 級模型進行仿真，簡稱功能仿真。使用邏輯綜合工具將 VHDL 行為代碼描述轉(zhuǎn)化為結(jié)構(gòu)化的門級電路。功能仿真。門級時序仿真。 Topdown 設 計 方 法 的 優(yōu) 點完全符合設計人員的設計思路；從功能描述開始，到最后的物理實現(xiàn)。設計師可以在設計過程的最后階段任意選擇或更改物理器件，不會在設計一開始就受到最終所采用器件的約束。易于設計的更改；設計工程師可在極短的時間內(nèi)修改設計，對各種FPGA/CPLD 結(jié)構(gòu)進行設計結(jié)果規(guī)模（門消耗）和速度（時序）的比較，選擇最優(yōu)方案。為設計系統(tǒng)的小型化，低功耗、高可靠性等提供了集成的手段。據(jù)統(tǒng)計，采用 TopDown 設計方法的生產(chǎn)率可達到傳統(tǒng)設計方法 2 到 4 倍。傳統(tǒng)的電路設計過程是：先畫原理圖、把原理圖繪制成印制電路板圖、再制版、安裝、調(diào)試。所有步驟均可自動完8 / 39成。FPGA 作為專用集成電路（ASIC ）概念上的一個新型范疇和門類，以其高度靈活的用戶現(xiàn)場編程方式，現(xiàn)場定義高容量數(shù)字單片系統(tǒng)的能力，能夠重復定義、反復改寫的新穎功能，為復雜數(shù)字系統(tǒng)設計、研制以及產(chǎn)品開發(fā)提供了有效的技術(shù)手段。目前 FPGA 的兩個重要發(fā)展與突破是，大多數(shù)廠商在其高端器件上都提供了片上的處理器（如 CPU、DSP）等硬核（Hard Core）或固化核（Fixed Core） 。在 FPGA 上集成微處理器，使 SOPC 設計更加便利與強大。這些新功能使 FPGA 的數(shù)據(jù)吞吐能力大幅度增強。現(xiàn)具體說明如下。使用編譯工具編譯源文件HDL 的編譯器有很多，ACTIVE 公司，MODELSIM 公司，SYNPLICITY公司，SYNOPSYS 公司， VERIBEST 公司等都有自己的編譯器。綜合的目的是在于將設計的源文件由語言轉(zhuǎn)換為實際的電路。這一步的最終目的是生成門電路級的網(wǎng)表(Netlist)。這一步的目的是生成用于下載(編程Programming)的編程文件。這就好像在設計 PCB時的布局布線一樣。然后，在根據(jù)網(wǎng)表中提供的各門的連接，把各個門的輸入輸出10 / 39連接起來。這一步同時還會加一些時序信息(Timing)到你的設計項目中去，以便于你做后仿真。(也叫布局布線仿真或時序仿真)。編程，下載如果前幾步都沒有發(fā)生錯誤，并且符合設計要求，這一步就可以將由適配器等產(chǎn)生的配置或下載文件通過編程器或下載電纜下載到目標芯片中。 SPARTANII 芯片簡介本設計用到的 FPGA 芯片是 XILINX 公司生產(chǎn)的 SPARNTANII 系列中的xc2s1006。 SpartanII 系 列 的 特 點進入 ASSP 的領域 FPGA 正在極力將 ASSP 從電路板上擠出去,并使其失去設計人員的寵愛。只有 SpartanII FPGA 可以做到這一點。在密度、功能和性能以及運行速度方面都差不多。現(xiàn)場升級的靈活性SpartanII FPGA 的可編程能力為設計人員帶來很大優(yōu)勢。因為 Spartan 器件可進行現(xiàn)場升級，升級就像下載軟件一樣簡單。豐富的邏輯門資源能讓設計者更大限度的發(fā)揮。但是 SPARTANII 消除了這一差距。分布式存儲器和塊 RAM 可高效地實現(xiàn)最適合您要求的配置，現(xiàn)時還可采用與片上存儲器一樣快的外部存儲器。設計人員可在片上對輸入時鐘進行倍頻或分頻，還可驅(qū)動板上的多個時鐘。通過 Select I/O 技術(shù)，SpartanII 器件支持所有這些新 I/O 標準。SpartanII 系列豐富的功能、以及高性能和低成本，使其成為多種數(shù)據(jù)網(wǎng)絡應用 HDLC 控制器解決方案中的首選。器件密度擴展至 20 萬門隨著大量產(chǎn)品的設計變得越來越復雜，對更高密度、更大存儲器資源以及更多 I/O 數(shù)量的需求也在增長。利用XC2S200，可獲得比 XC2S150 多 36%的邏輯單元，而且其密度是 Spartan 或SpartanXL 最大器件密度的五倍。 SpartanII 的 結(jié) 構(gòu) 特 點結(jié)構(gòu)框圖SpartanII 系列 FPGA 采用了常規(guī)的靈活可編程構(gòu)架，包括可配置邏輯塊（CLB ）和環(huán)繞在 CLB 四周的可編程輸入/輸出模塊（IOB ） ，并通過多用途布線資源形成強大的互連體系。這些高速輸入和輸出可支持各種先進的存儲器和總線接口。13 / 39圖 23 Spartanii 的輸入輸出模塊邏輯單元SpartanII CLB的基本構(gòu)造單元是邏輯單元（LC） 。每個 LC中函數(shù)發(fā)生器的輸出同時驅(qū)動 CLB輸出端和觸發(fā)器的 D輸入端。除了四個基本 LC外，SpartanII CLB還包含一些邏輯電路，結(jié)合函數(shù)發(fā)生器可提供五個或六個輸入的函數(shù)功能。SpartanII函數(shù)發(fā)生器采用 4輸入查找表（LUT）的方式來實現(xiàn)。SpartanII LUT還可作為一個 16位移位寄存器使用，而且對于捕捉高速或猝發(fā)數(shù)據(jù)非常理想。SpartanII邏輯片中的存儲單元可通過配置成為邊沿觸發(fā)型 D型觸發(fā)器或電平敏感鎖存器。這與在 CLB中能夠?qū)崿F(xiàn)淺 RAM結(jié)構(gòu)的分布式 Select RAM+資源互為補充。圖 25 Spartanii 的塊 RAM15 / 39與每個全局時鐘輸入緩沖器相連的是一個完全數(shù)字的延遲鎖相環(huán)（DLL） ，它可消除時鐘輸入焊盤和器件內(nèi)部時鐘輸入引腳間的畸變。首先監(jiān)視輸入的時鐘信號，然后是分布式時鐘信號，并自動地調(diào)整時鐘延遲單元。通過保證到達內(nèi)部觸發(fā)器的時鐘邊沿與到達時鐘輸入端的時鐘邊沿嚴格同步，這一閉環(huán)系統(tǒng)有效地消除了時鐘傳輸延遲。在秒表正常運行的情況下，如果按下 start/stop鍵，則秒表暫停計時；再次按下該鍵，秒表繼續(xù)計時。在秒表暫停計時情況下，按下 split/reset鍵，秒表復位歸零。實驗思路根據(jù)實驗指標，將電路設計分成 6個模塊：分頻器，計數(shù)器，鎖存器，掃描顯示控制，按鍵消陡，控制電路 基于 VHDL 方法的設計方案設計方框圖16 / 39具體說明晶振 ：50MHz 的晶振信號。計數(shù)器 ：采用六進制與十進制計數(shù)器級聯(lián)的形式。掃描顯示控制:一個八進制的計數(shù)器產(chǎn)生的掃描信號同時完成從鎖存器送來的信號的選擇以及 LED數(shù)碼管的選擇?？刂齐娐?： 為一個 moore 機，可以讓狀態(tài)編碼為相應的輸出以方便程序編寫。use 。entity fenpinqi is Port ( clk_in : in STD_LOGIC。end fenpinqi。039。signal new_state : STD_LOGIC_VECTOR(15 downto 0):=(others=39。)。039。elsenew_state= current_state+1。end process。end if。clk=current_state(15)。 計數(shù)器模十計數(shù)器：library IEEE。use 。carry_in : in std_logic。count : out std_logic_vector(3 downto 0))。architecture Behavioral of m_10 issignal c_state,n_state:std_logic_vector(3 downto 0)。139。elsen_state=c_state+1。19 / 39elsen_state=c_state。end process。139。elsif falling_edge (clk) thenc_state=n_state。end process。carry_out=39。 when carry_in=39。 and c_state=9 else 39。end Behavioral。use 。entity m_6 isport(clk,rst : in std_logic。carry_out : out std_logic。end m_6。beginP1:process(carry_in,c_state)beginif carry_in=39。 thenif c_state=5 thenn_state=0000。end if。20 / 39end if。P2:process(clk,rst)beginif rst=39。 thenc_state=0000。end if。count=c_state。139。139。039。計數(shù)器模塊：library IEEE。entity counter is Port ( rst : in STD_LOGIC。 ena : in STD_LOGIC。 count5 : out STD_LOGIC_VECTOR (3 downto 0)。 count3 : out STD_LOGIC_VECTOR (3 downto 0)。 count1 : out STD_LOGIC_VECTOR (3 downto 0))。architecture Behavioral of counter isCOMPONENT m_10PORT(clk : IN std_logic。carry_in : IN std_logic。count : OUT std_logic_vector(3 downto 0))。COMPONENT m_6PORT(21 / 39clk : IN std_logic。carry_in : IN std_logic。count : OUT std_logic_vector(3 downto 0))。signal cry0,cry1,cry2,cry3,cry4,cry5 : std_logic。u1: m_10 PORT MAP(clk = clk,rst = rst,carry_in = cry0,carry_out = cry1,count = count1)。u3: m_10 PORT MAP(clk = clk,rst = rst,carry_in = cry2,carry_out = cry3,count = count3)。u5: m_10 PORT MAP(clk = clk,rst = rst,carry_in = cry4,carry_out = cry5,count = count5)。end Behavioral。139。139。rst = 39。 wait for clk_period*1234。039。ena = 39。 wait。END。use 。 scan_in5 : in STD_LOGIC_VECTOR (3 downto 0)。 scan_in3 : in STD_LOGIC_VECTOR (3 downto 0)。 scan_in1 : in STD_LOGIC_VECTOR (3 downto 0)。 BCD : out STD_LOGIC_VECTOR (3 downto 0))。architecture Behavioral of fu_yong isbeginprocess(scan_in6,scan_in