印刷電路板的抗干擾設(shè)計(jì)原則(參考版)
2025-07-02 22:18本頁面
【正文】 在焊接時(shí)去耦電容的引腳要盡量短，長的引腳會使去耦電容本身發(fā)生自共振。要使用鉭電容或聚碳酸酯電容。每10片左右集成電路要加一片充放電電容，或1個(gè)蓄能電容，可選10μF左右。它的并行共振頻率大約在7MHz左右，也就是說，對于10MHz以下的噪聲有較好的去耦效果，對40MHz以上的噪聲幾乎不起作用。使用鏍絲釘固定屏蔽罩時(shí)，要注意不同材料接觸時(shí)引起的電位差造成的腐蝕七 用好去耦電容集成電路電源和地之間的去耦電容有兩個(gè)作用：一方面是本集成電路的蓄能電容，另一方面旁路掉該器件的高頻噪聲。對噪聲和干擾非常敏感的電路或高頻噪聲特別嚴(yán)重的電路，應(yīng)該用金屬罩屏蔽起來。這是一種圓柱形鐵氧體磁性材料，軸向上有幾個(gè)孔，用較粗的銅線從孔中穿過，繞上一兩圈,這種器件對低頻信號可以看成阻抗為零,對高頻信號干擾可以看成一個(gè)電感..(由于電感的直流電阻較大,不能用電感作為高頻扼流圈).當(dāng)印刷電路板以外的信號線相連時(shí)，通常采用屏蔽電纜。采用全譯碼比線譯碼具有較強(qiáng)的抗干擾性。不用的管腳通過上拉電阻（10K左右）接Vcc，或與使用的管腳并接。PCB板兩面的線盡量垂直布置，防相互干擾。六 其它原則：總線加10K左右的上拉電阻，有利于抗干擾。印制板在機(jī)箱中的位置和方向，應(yīng)保證發(fā)熱量大的器件處在上方。四 器件配置：時(shí)鐘發(fā)生器、晶振和CPU的時(shí)鐘輸入端應(yīng)盡量靠近且遠(yuǎn)離其它低頻器件。在單片機(jī)復(fù)位端“RESET”。如空間不允許，可為每4~10個(gè)芯片配置一個(gè)1~10μF的鉭電容。三 去耦電容配置：印制板電源輸入端跨接10~100μF的電解電容，若能大于100μF則更好。接地線應(yīng)盡量加粗，致少能通過3倍于印制板上的允許電流，一般應(yīng)達(dá)2~3mm。在印制板的電源輸入端應(yīng)接上10~100μF的去耦電容。一 電源線布置：根據(jù)電流大小，盡量調(diào)寬導(dǎo)線布線。隨著電于技術(shù)的飛速發(fā)展，PGB的密度越來越高?！ ∵x擇一個(gè)抗干擾能力強(qiáng)的器件比之任何方法都有效，我想這點(diǎn)應(yīng)該最重要。我習(xí)慣于將不用的代碼空間全清成“0”，因?yàn)檫@等效于NOP，可在程序跑飛時(shí)歸位； 在跳轉(zhuǎn)指令前加幾個(gè)NOP，目的同1； 在無硬件WatchDog時(shí)可采用軟件模擬WatchDog，以監(jiān)測程序的運(yùn)行； 涉及處理外部器件參數(shù)調(diào)整或設(shè)置時(shí)，為防止外部器件因受干擾而出錯(cuò)可定時(shí)將參數(shù)重新 發(fā)送一遍，這樣可使外部器件盡快恢復(fù)正確； 通訊中的抗干擾，可加數(shù)據(jù)校驗(yàn)位，可采取3取2或5取3策略； 在有通訊線時(shí)，如I^2C、三線制等，實(shí)際中我們發(fā)現(xiàn)將Data線、CLK線、INH線常態(tài)置為高， 其抗干擾效果要好過置為低?！ 。?）在速度能滿足要求的前提下，盡量降低單片機(jī)的晶振和選用低速數(shù)字 電路。其它IC的閑置 端在不改變系統(tǒng) 邏輯的情況下接地或接電源。除減小壓降外，更重要的是降低耦 合噪聲?！√岣呙舾衅骷垢蓴_性能的常用措施如下： ?。?）布線時(shí)盡量減少回路環(huán)的面積，以降低感應(yīng)噪聲?！ 。?）在單片機(jī)I/O口，電源線，電路板連接線等關(guān)鍵地方使用抗干擾元件 如
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