verilog-hdl-語言設(shè)計(jì)點(diǎn)陣(參考版)
2025-07-02 19:03本頁面
【正文】 。很感謝郭老師的耐心講解，悉心教導(dǎo)和諄諄教誨，不僅讓我們完成了這次的實(shí)驗(yàn)，更重要的是學(xué)會在過程中進(jìn)行獨(dú)立思考分析。經(jīng)過多次修改還是沒有成功，雖然有想過放棄，但是看到大家那么努力地完成，自己有了無限的精力去做好它。從一開學(xué)老師布置這個(gè)大作業(yè)的時(shí)候我們就開始了思考，本來做的是矩陣鍵盤，可能是報(bào)告上去的表錯(cuò)誤了，我們就做成了點(diǎn)陣。always (dataa or datab)beginresult=dataa+datab。output[8:0] result。input[8:0] dataa。b1。d0。always (posedge clockin)beginclockout=(counter=280)。reg clockout。output clockout。endendmodulemodule int_divb(clockin,counter,clockout)。elsecounter=counter+139。if(clockout)counter=2439。reg[23:0] counter。output clockout。endendmodulemodule int_diva(clockin,clockout)。else q=q+139。b1111) q=439。reg[3:0] q。input clk。END BEH。 END IF。BEGIN PROCESS (Qa) BEGIN IF(Qa=280) then Q = Qa280。END MAX280。ENTITY MAX280 ISPORT ( Qa : IN STD_LOGIC_VECTOR(8 DOWNTO 0)。USE 。MAX280LIBRARY IEEE。 END PROCESS。 WHEN OTHERS = NULL。 WHEN 1110 =Dout=1011111111111111。 WHEN 1100 =Dout=1110111111111111。 WHEN 1010 =Dout=1111101111111111。 WHEN 1000 =Dout=1111111011111111。 WHEN 0110 =Dout=1111111110111111。 WHEN 0100 =Dout=1111111111101111。 WHEN 0010 =Dout=1111111111111011。ARCHITECTURE BHV OF LS416 ISBEGIN PROCESS(SEL) BEGIN CASE SEL IS WHEN 0000 =Dout=1111111111111110。 Dout:OUT STD_LOGIC_VECTOR(15 DOWNTO 0))。USE 。USE 。END。 END IF。 t32 = t32 + 39。 39。 t32 =000000。139。END PROCESS。 WHEN OTHERS= n_state=st0。 SCLK_R =39。 STR_R =39。 else n_state=st2。139。039。 WHEN st2= n_state=st3。 SCLK_R =39。 STR_R =39。039。139。PROCESS (c_state)BEGIN CASE c_state IS WHEN st0= n_state=st1。 主控時(shí)序進(jìn)程 END IF。END PROCESS。 END IF。 clk60K=not clk60K。 d_out_R =data_shift(31)。 SCLK =S
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