【正文】 通信接口I2C接口特性除非特別說(shuō)明，表50列出的參數(shù)是使用環(huán)境溫度，fPCLK1頻率和VDD供電電壓符合表12的條件測(cè)量得到。表48. 連接到APB1區(qū)域的TIMx特性(1) （略）1. TIMx用作TIM2，TIM3，TIM4，TIM5，TIM6，TIM7和TIM12定時(shí)器的通用術(shù)語(yǔ)。Page 102 TIM定時(shí)器特性表48和表49中的參數(shù)由設(shè)計(jì)保證。3. 用戶必須確保NRST引腳上的電平能夠低于表47中指定的VIL（NRST）最大電平。這個(gè)PMOS對(duì)于串聯(lián)的電阻而言是很小的（~10%）。表47. NRST引腳特性（略），不在生產(chǎn)中測(cè)試。它連接到了一個(gè)永久的上拉電阻，RPU（見(jiàn)表44）。3. 圖37定義了最大頻率4. 對(duì)于高于50MHz的最大頻率，需要一個(gè)補(bǔ)償單元。參考STM32F20/21xxx 參考手冊(cè)，GPIOx_SPEEDR GPIO端口輸出速率寄存器的描述。除非另有說(shuō)明，表46給吃的參數(shù)來(lái)源于在表12中總結(jié)的環(huán)境溫度和VDD供電電壓條件下測(cè)試的值。Page 994. 基于特性數(shù)據(jù)，不在生產(chǎn)中測(cè)試。2. 流進(jìn)設(shè)備的IIO電流必須總是滿足表10中指定絕對(duì)最大額定值，比企鵝IIO的總和（I/O端口和控制引腳）必須不超過(guò)IVSS。表45. 輸出電壓特性(1) （略）1. 通過(guò)電源開關(guān)向PC13，PC14，PC15和PI8供電。輸出電壓水平除非另有說(shuō)明，表45給出的參數(shù)來(lái)源于在表12總結(jié)的環(huán)境溫度和VDD供電電壓下的測(cè)試結(jié)果?！?用VDD供電的所有I/O口的電流總和，加上由VDD供電的MCU最大運(yùn)行功率，不能超過(guò)絕對(duì)最大額定值IVDD（見(jiàn)表10）。當(dāng)在輸出模式中使用PC13到PC15GPIO時(shí)，速度不能超過(guò)2MHz，帶有一個(gè)最大負(fù)載達(dá)30pF。20mA（帶一個(gè)不受約束的VOL/VOH），除了PC13，PC14 和 PC15，這幾個(gè)引腳能下落或起源高達(dá)177。輸出驅(qū)動(dòng)電流GPIO（通用輸入/輸出）能下落或起源高達(dá)177。Page 98所有的I/O口都是CMOS和TTL兼容的（不需要軟件配置）。這個(gè)MOS/NMOS對(duì)于串聯(lián)的電阻而言是很小的（~10%）。6. 漏電可能高于最大值，如果負(fù)電流被注入相鄰的管腳。5. 在施密特觸發(fā)器轉(zhuǎn)換水平之間的滯后電壓。表44. I/O口靜態(tài)特性（略）1. 如果VIH的最大值不能得到滿足，外部注入電流必須限制在IINJ(PIN)的最大值。表43. I/O電流注入敏感性（略）Page 97 I/O端口特性通用輸入/輸出特性除非另有說(shuō)明，表44給出的參數(shù)是在表12總結(jié)的條件下測(cè)試得來(lái)的。由一個(gè)超出范圍的參數(shù)指明故障：ADC誤差超出一個(gè)特定的限度（5 LSB TUE），相鄰引腳上超出特定的注入電流，或者其他功能性的故障（例如復(fù)位，振蕩器頻率誤差）。當(dāng)在設(shè)備上執(zhí)行一個(gè)簡(jiǎn)單的應(yīng)用程序的時(shí)候，設(shè)備在浮動(dòng)輸入模式下編程承受著注入電流流入I/O引腳。然而，為了賦予微控制器健壯性的指示，以防止不正常的注入電流突然發(fā)生，在設(shè)備特性期間，在一個(gè)樣品基礎(chǔ)上執(zhí)行磁化率測(cè)試。這些測(cè)試符合EIA/JESD 78A IC封閉標(biāo)準(zhǔn)。表41. ESD絕對(duì)最大額定值（略）1. 由綜合評(píng)估得出，不在生產(chǎn)中測(cè)試。靜電放電(ESD)靜電放電（一個(gè)正脈沖后跟一個(gè)負(fù)脈沖，時(shí)間間隔為一秒），可根據(jù)引腳組合用于每個(gè)采樣的引腳。這個(gè)發(fā)射試驗(yàn)符合SAE IEC619672標(biāo)準(zhǔn)，特定的測(cè)試板和引腳加載。電磁干擾(EMI)當(dāng)一個(gè)簡(jiǎn)單的應(yīng)用程序，正在執(zhí)行EEMBC174。為了完成這些試驗(yàn)，在一系列規(guī)范值上，靜電釋放壓力能夠直接用于該系列。因此建議用戶用EMC軟件優(yōu)化和資格預(yù)先測(cè)試他的應(yīng)用程序中要求的EMC水準(zhǔn)。在帶有一個(gè)典型的應(yīng)用環(huán)境和簡(jiǎn)化的MCU軟件的元件水平上執(zhí)行EMC特性和優(yōu)化。他們是基于EMS水準(zhǔn)和在應(yīng)用筆記AN1709定義的類的。一個(gè)設(shè)備復(fù)位允許正常操作恢復(fù)?！?FTB：一陣快速瞬態(tài)電壓（正和負(fù)）經(jīng)過(guò)一個(gè)100pF的電容作用于VDD和VSS，直到一個(gè)功能性障礙發(fā)生。LED燈將指明這個(gè)錯(cuò)誤：● 靜電放電(ESD) （正和負(fù)）用于設(shè)備所有的引腳，直到發(fā)生功能障礙。（通過(guò)I/O口切換兩個(gè)LED燈）。 EMC特性在設(shè)備特性期間的一個(gè)示例基礎(chǔ)上進(jìn)行敏感測(cè)試。2. 在100K次擦出操作后測(cè)量的最大編程時(shí)間3. VPP只在編程/擦除期間連接表38. 閃存存儲(chǔ)器壽命和數(shù)據(jù)保存期限（略）1. 由綜合評(píng)估得出，不在生產(chǎn)中測(cè)試。表35 閃存存儲(chǔ)器特性（略）Page 92表36. 閃存編程（略）1. 由綜合評(píng)估得出，不在生產(chǎn)中測(cè)試。md是調(diào)制深度。Page 91圖35和圖36所示的是在中心傳播和向下傳播模式中主PLL輸出時(shí)鐘波形，這里：F0代表的fPLL_OUT。因此，已獲取的調(diào)制深度就被量化了。方程1由下列方程給出頻率調(diào)制周期(MODEPER) ：MODEPER=round[fPLL_IN? (4fMod) ]fPLL_IN和fMod必須用Hz表示作為一個(gè)例子：如果fPLL_IN=1MHz并且fMOD=1kHz，調(diào)制深度由方程1給出：（略）方程2方程2允許計(jì)算增量步長(zhǎng)(INCSTEP)：（略）fVCO_OUT單位必須為MHz調(diào)制深度(md)=177。只有在主PLL上有SSCG。5. 由綜合評(píng)估得出，不在生產(chǎn)中測(cè)試。3. 由設(shè)計(jì)保證，不在生產(chǎn)中測(cè)試。，不在生產(chǎn)中測(cè)試。PLL和PLLI2S共用M因素。圖34. ACCLSI與溫度的對(duì)比（略） PLL特性表32和表33列出的參數(shù)是使用環(huán)境溫度和供電電壓符合表12的條件測(cè)量得到。2. 由綜合評(píng)估得出，不在生產(chǎn)中測(cè)試。2. “STM32F10xxx內(nèi)部RC振蕩器(HSI) 校準(zhǔn)”3. 由設(shè)計(jì)保證，不在生產(chǎn)中測(cè)試。圖32 （略）Page 86 內(nèi)部時(shí)鐘源特性表30和表31中給出的特性參數(shù)是使用環(huán)境溫度和供電電壓符合表12的條件測(cè)量得到。警告：為了避免超出CL1和CL2的最大值(15pF)，強(qiáng)烈建議使用負(fù)載電容CL≤7pF的諧振器。負(fù)載電容CL由下式計(jì)算：CL= CL1x CL2/ (CL1+ CL2) + Cstray，其中Cstray是引腳的電容和PCB板或PCB相關(guān)的電容，它的典型值是介于2pF至7pF之間。通常CL1和CL2具有相同參數(shù)。這個(gè)數(shù)值是在一個(gè)標(biāo)準(zhǔn)的晶體諧振器上測(cè)量得到，它可能因晶體制造商的不同而變化較大。(譯注：這里提到的晶體諧振器就是我們通常說(shuō)的無(wú)源晶振)Page 85表29 LSE 振蕩器特性(fLSE=)(1) （略）1. 由綜合評(píng)估得出，不在生產(chǎn)中測(cè)試。在應(yīng)用中，諧振器和負(fù)載電容必須盡可能地靠近振蕩器的引腳，以減小輸出失真和啟動(dòng)時(shí)的穩(wěn)定時(shí)間。（略）使用一個(gè)晶體/陶瓷諧振器產(chǎn)生的低速外部時(shí)鐘低速外部時(shí)鐘(LSE)。注意：關(guān)于選取晶振的信息，請(qǐng)參閱應(yīng)用筆記AN2867“ST微控制器振蕩器設(shè)計(jì)指導(dǎo)”。在選擇CL1和CL2時(shí)，PCB和MCU引腳的容抗應(yīng)該考慮在內(nèi)(可以粗略地把引腳與PCB板的電容按10pF估計(jì))。通常CL1和CL2具有相同參數(shù)。這個(gè)數(shù)值是在一個(gè)標(biāo)準(zhǔn)的晶體諧振器上測(cè)量得到，它可能因晶體制造商的不同而變化較大。2. 由綜合評(píng)估得出，不在生產(chǎn)中測(cè)試。有關(guān)晶體諧振器的詳細(xì)參數(shù)(頻率、封裝、精度等)，請(qǐng)咨詢相應(yīng)的生產(chǎn)廠商。本節(jié)中所給出的信息是基于使用下表中列出的典型外部元器件，通過(guò)綜合特性評(píng)估得到的結(jié)果。1. 由設(shè)計(jì)保證，不在生產(chǎn)中測(cè)試。表26 高速外部用戶時(shí)鐘特性（略）1. 由設(shè)計(jì)保證，不在生產(chǎn)中測(cè)試。C下給出的。3. tWUSTDBY最小值和最大值分別是在105176。表25. 低功耗模式喚醒定時(shí)（略）1. 由設(shè)計(jì)保證，不在生產(chǎn)中測(cè)試。表24 內(nèi)置外設(shè)的電流消耗（略）Page 80表24 內(nèi)置外設(shè)的電流消耗續(xù)（略）Page 81表24 內(nèi)置外設(shè)的電流消耗續(xù)（略）1. 外部時(shí)鐘頻率25MHz（帶25MHz晶振的HSE振蕩器），開啟鎖相環(huán)2. DAC_CR寄存器中EN1置位3. DAC_CR寄存器中EN2置位4. fADC = fPCLK2/2，ADC_CR2寄存器中ADON置位 從低功耗模式喚醒時(shí)間表25給出的喚醒時(shí)間是用一個(gè)16MHz的HSI RC濾波器在一個(gè)喚醒周期內(nèi)測(cè)量的。● 給出的數(shù)值是通過(guò)測(cè)量電流消耗計(jì)算得出?關(guān)閉所有外設(shè)的時(shí)鐘?只開啟一個(gè)外設(shè)的時(shí)鐘（只有時(shí)鐘應(yīng)用）● 120MHz下，從閃存運(yùn)行代碼以及訪問(wèn)閃存的時(shí)間相當(dāng)于三個(gè)等待周期● 預(yù)取和緩存開啟● 所有外設(shè)啟動(dòng)時(shí)，HCLK = 120MHz，fPCLK1 = fHCLK/4，以及fPCLK2 = fHCLK/2● 典型值是在VDD==25176。內(nèi)置外設(shè)電流消耗內(nèi)置外設(shè)的電流消耗列于表24，MCU的工作條件如下：Page 79● 在啟動(dòng)時(shí)，所有I/O引腳都被硬件配置為模擬輸入。Page 78表22. 待機(jī)模式下的典型和最大電流消耗（略）1. 由設(shè)計(jì)保證，不在生產(chǎn)中測(cè)試。圖28. 停機(jī)模式下的典型電流消耗與頻率的對(duì)比（略）1. 表18和圖26中所有典型和最大值將會(huì)進(jìn)一步降至50%，由于ST元件測(cè)試程序的不斷提高。（略）1. 所有典型和最大值將會(huì)進(jìn)一步降至50%，由于ST元件測(cè)試程序的不斷提高。（略）圖27. 睡眠模式下的典型電流消耗與頻率的對(duì)比，關(guān)閉所有外設(shè)。3. 當(dāng)ADC啟動(dòng)時(shí)（ADC_CR2寄存器的ADON置位），對(duì)于模擬器件。（略）Page 75表20. 睡眠模式下的典型和最大電流消耗（略）1. 基于特性，在生產(chǎn)中以帶外設(shè)使能的VDD最大值和fHCLK最大值測(cè)試。（略）Page 74圖24 運(yùn)行模式下典型的電流消耗與頻率的對(duì)比，數(shù)據(jù)處理代碼在閃存中運(yùn)行，關(guān)閉ART加速器，開啟所有外設(shè)。Page 73圖22 運(yùn)行模式下典型的電流消耗與頻率的對(duì)比，數(shù)據(jù)處理代碼在RAM中運(yùn)行，開啟所有外設(shè)。4. 當(dāng)ADC啟動(dòng)時(shí)（ADC_CR2寄存器的ADON置位），對(duì)于模擬器件。2. 基于特性，在生產(chǎn)中以帶外設(shè)使能的VDD最大值和fHCLK最大值測(cè)試。Page 72表19 運(yùn)行模式下的典型和最大電流消耗，數(shù)據(jù)處理代碼從閃存（ART加速器使能）或內(nèi)部RAM中運(yùn)行。3. 當(dāng)ADC啟動(dòng)時(shí)（ADC_CR2寄存器的ADON置位），對(duì)于模擬器件。（略）1. 基于特性，在生產(chǎn)中以帶外設(shè)使能的VDD最大值和fHCLK最大值測(cè)試。C 和 VDD= V時(shí)?！?除非特別說(shuō)明，當(dāng)外設(shè)被使能時(shí)，HCLK作為系統(tǒng)時(shí)鐘，fPCLK1 = fHCLK/4, and fPCLK2= fHCLK/2?！?所有的外設(shè)都處于關(guān)閉狀態(tài)，除非特別說(shuō)明。本節(jié)中給出的所有運(yùn)行模式下的電流消耗測(cè)量值，都是在執(zhí)行一套CoreMark代碼。 供電電流特性電流消耗是多種參數(shù)和因素的綜合指標(biāo)，這些參數(shù)和因素包括工作電壓、環(huán)境溫度、I/O引腳的負(fù)載、產(chǎn)品的軟件配置、工作頻率、I/O腳的翻轉(zhuǎn)速率、程序在存儲(chǔ)器中的位置以及執(zhí)行的代碼等。2. 由設(shè)計(jì)保證，不在生產(chǎn)中測(cè)試。表14. VCAP1 / VCAP2操作條件（略）Page 68 上電和掉電時(shí)的工作條件（調(diào)壓器開啟）對(duì)TA的通用操作條件的主題表15 上電和掉電時(shí)的工作條件（調(diào)壓器開啟） 上電和掉電時(shí)的工作條件（調(diào)壓器關(guān)閉）對(duì)TA的通用操作條件的主題表16 上電和掉電時(shí)的工作條件（調(diào)壓器關(guān)閉）Page 69 內(nèi)嵌復(fù)位和電源控制模塊特性表17中給出的參數(shù)是依據(jù)表12列出的環(huán)境溫度下和VDD供電電壓下測(cè)試得出。表14給出了CEXT的典型值。C溫度范圍內(nèi)，并且IRROFF設(shè)置為VDD時(shí)。 然而，~3V期間，它會(huì)退化。3. 由于ART加速器和128位的閃存，這里給出的等待狀態(tài)的數(shù)值不會(huì)影響從閃存運(yùn)行的速率，因?yàn)锳RT加速器允許獲得一種相當(dāng)于0等待狀態(tài)執(zhí)行程序的性能。C范圍內(nèi)工作時(shí)。表13. 取決于操作電源范圍的限制條件（略）Page 661. 降低CPU頻率可以減小等待狀態(tài)的數(shù)值(見(jiàn)圖20)。4. 如果TA較低，只要TJ不超過(guò)TJmax，則允許更高的PD數(shù)值。2. 當(dāng)使用ADC時(shí)，參見(jiàn)表64。C范圍內(nèi)工作時(shí)。4. 當(dāng)幾個(gè)I/O口同時(shí)有注入電流時(shí)，∑IINJ(PIN)的最大值為正向注入電流與反向注入電流的即時(shí)絕對(duì)值之和。IINJ(PIN)絕對(duì)不可以超過(guò)他的極限。3. 正向的注入電流在這些I/O口上是不可能的。Page 64表10 電流特性（略）1. 所有的電源(VDD，VDDA)和地(VSS，VSSA)引腳必須始終連接到外部允許范圍內(nèi)的供電系統(tǒng)上。2. 保證VIN不超過(guò)其最大值。器件長(zhǎng)期工作在最大值條件下會(huì)影響器件的可靠性。Page 63 電流消耗測(cè)量圖19 電流消耗測(cè)量方案（略） 絕對(duì)最大額定值加在器件上的載荷如果超過(guò)絕對(duì)最大額定值列表(表表表11)中給出的值，可能會(huì)導(dǎo)致器件永久性地?fù)p壞。3. 當(dāng)電壓調(diào)節(jié)器關(guān)閉時(shí)。這些電容必須盡可能的放置得近一些，或低于，PCB背面合適的引腳，為了確保設(shè)備好的性能。 引腳輸入電壓引腳上輸入電壓的測(cè)量方式示于圖17中。 典型曲線除非特別說(shuō)明，典型曲線僅用于設(shè)計(jì)指導(dǎo)而未經(jīng)測(cè)試。典型的ADC精度數(shù)值是通過(guò)對(duì)一個(gè)標(biāo)準(zhǔn)的批次采樣，在所有溫度范圍下測(cè)試得到，95%產(chǎn)品的誤差小于等于給出的數(shù)值(平均177。C和VDD=( ≤VDD ≤)。3∑)得到。C和TA=TAmax下執(zhí)行的測(cè)試(TAmax與選定的溫度范圍匹配)，所有最小和最大值將在最壞的環(huán)境溫度、供電電壓和時(shí)鐘頻率條件下得到保證。Page 60圖5