【正文】 感謝那些關(guān)心過，支持過我的親人和朋友。感謝好友汪博峰，王睿，周堯志，徐俊等，大家在一起的時光讓我永遠(yuǎn)難忘。感謝課題組的兄弟姐妹們，他們是曹晨碩士、宋琦碩士、汪濤碩士、吳軍輝碩士、胡立碩士、劉明碩士、陳小敏碩士、龐珽碩士、吳晨碩士、劉承錫碩士、包靜碩士、黃曉輝碩士等。同時也感謝吳芳老師在讀研期間給予的大量幫助。感謝萬山明老師多年的悉心教導(dǎo)，他在專業(yè)知識方面悉心傳授，在做人處事方面為人師表，在研究工作中言傳身教，這些對我來說是一筆終身受用的財富。從論文的選題、研究方案的設(shè)計、實驗的驗證到論文的撰寫整個過程，無不滲透著黃老師的心血，如果沒有黃老師的精心指導(dǎo)，論文則難以順利完成。首先向恩師黃聲華教授致以最忠心的謝意。（3）可以嘗試采用一些新的控制策略，比如模糊控制、自適應(yīng)控制等，比較伺服系統(tǒng)的性能和精度等有無改善。（2）轉(zhuǎn)速濾波對于高精度的伺服系統(tǒng)是必不可少的。并通過實驗驗證了基于FPGA控制方案的可行性。然后結(jié)合實際使用的混合式光電編碼器，介紹了位置檢測的方法，并描述了三種基本的速度檢測算法，指出了各方法適用的場合及優(yōu)缺點(diǎn)。12V給運(yùn)放供電以及+27V給功率放大器供電，那么就必須用到基于單電源功率放大器的三相放大電路。（2）講述了單電源線性放大電路的設(shè)計方法，并驗證其可行性。 （a）定子電流波形 （b）轉(zhuǎn)速波形圖75 轉(zhuǎn)速為2rpm的試驗結(jié)果 （a）定子電流波形 （b）轉(zhuǎn)速波形圖76 轉(zhuǎn)速為10rpm的試驗結(jié)果全文總結(jié)由于永磁同步電機(jī)具有一些無法比擬的優(yōu)點(diǎn)，在高精度要求的伺服應(yīng)用場合，由其構(gòu)成交流伺服系統(tǒng)已成為主流。其中通道1為放大前電流信號，通道2為放大后電流信號。由于在整個采集、處理、計算的過程中，和控制系統(tǒng)沒有任何關(guān)系，所以可以認(rèn)為轉(zhuǎn)速的測量是精確可靠的。本次實驗用SignalTapⅡ測得轉(zhuǎn)速信號波形如下圖所示。SignalTapⅡ嵌入式邏輯分析儀提供了一種對器件進(jìn)行實時測試的手段。根據(jù)同步電機(jī)的轉(zhuǎn)速公式可以算得電流周期為，因此，當(dāng)電機(jī)轉(zhuǎn)速為 時，定子電流周期應(yīng)為667ms，圖73 中波形的電流周期與計算值相符。、V相對地和U、W相對地的電壓波形。以下給出了該模塊的仿真波形，其中CS1，LS1，CS2，LS2，DS0和DS1為控制信號，DATOUT為輸出數(shù)據(jù)。讀正弦表模塊有三個輸出，分別為電機(jī)三相電流相位。以讀正弦表模塊為例，我們根據(jù)第二章的矢量控制原理，將轉(zhuǎn)子位置數(shù)值做出相應(yīng)變化后作為地址指針，ROM則由Quartus Ⅱ軟件中的LPM_ROM模塊構(gòu)成，能達(dá)到最優(yōu)設(shè)計，LPM_ROM由FPGA中的EAB或ESB實現(xiàn)。仿真波形如下圖所示：圖68 PI模塊仿真波形 讀表模塊和輸出控制模塊的設(shè)計讀表模塊的功能是讀取ROM中的正弦表或速度曲線等速據(jù)，再將數(shù)據(jù)發(fā)出。其中和的范圍由電機(jī)參數(shù)決定，并且需要進(jìn)行實驗來確定其具體值。其輸出信號同時成比例地反號及其積分，即： （61）其中為調(diào)節(jié)其的輸出信號，為速度偏差信號，將其離散化，即可以得到： （62）其中 為采樣周期， 為比例系數(shù)， 為積分系數(shù)。圖67 測速模塊仿真波形 PI調(diào)節(jié)模塊設(shè)計在控制工程實踐中，PI控制器主要用來改善系統(tǒng)的穩(wěn)態(tài)性能。為了測出6ms中電機(jī)的平均速度，我們采用如下方法。這樣即使A脈沖沒有出現(xiàn)，只要出現(xiàn)了B脈沖，就可以判斷電機(jī)的轉(zhuǎn)向了，大大降低了出現(xiàn)錯誤的概率。如果此時數(shù)據(jù)被讀入，就會出現(xiàn)錯誤。圖66 方向判斷硬件圖當(dāng)輸出信號speed_sign為0時，電機(jī)正轉(zhuǎn)，當(dāng)speed_sign為1時，則表示電機(jī)反轉(zhuǎn)，這樣我們便很容易確定速度的正負(fù)號。電機(jī)的轉(zhuǎn)向判斷，只需一個D觸發(fā)器，A信號作為時鐘輸入，B信號作為輸入信號，那么根據(jù)輸出值就可以判斷電機(jī)的轉(zhuǎn)向了。但是當(dāng)電機(jī)反轉(zhuǎn)時，我們得到的是負(fù)數(shù)的補(bǔ)碼，可能會是一個很大的正數(shù)，顯然它是錯誤的。與上次不同的是，我們這次所設(shè)置的計算器沒有防飽和，而是讓它自動溢出。由于電機(jī)運(yùn)行速率較低，速度采樣時間我們?nèi)?ms。而T算法則是在兩個反饋脈沖之間測量高頻脈沖數(shù)得到時間，從而算出轉(zhuǎn)子的速度。圖65 位置檢測仿真波形 測速模塊設(shè)計速度計算的方法在第4章中已詳細(xì)討論，由于時間關(guān)系，本次實驗只嘗試了用M算法和T算法進(jìn)行測速。圖64 計算器操作狀態(tài)圖該模塊仿真波形如圖65，圖中clkf4頻率和全局時鐘一樣為20Mhz，A、B信號為相位差為的脈沖序列，Z為精確定位信號，Pos為轉(zhuǎn)子的位置。即狀態(tài)的改變反應(yīng)電機(jī)正轉(zhuǎn)時，執(zhí)行加1操作，反之則減1，狀態(tài)圖如圖64所示，當(dāng)出現(xiàn)其他情況時，認(rèn)為出錯，計數(shù)器的值不變。我們設(shè)置一個防飽和計數(shù)器，將其上限設(shè)為9999。那么我們只需要設(shè)置一個計數(shù)器，當(dāng)A、B電平的狀態(tài)變化為中的一種時，進(jìn)行加1操作，而當(dāng)A、B電平的狀態(tài)變化為中的一種時，進(jìn)行減1操作，這樣每個A或B脈沖被平均分成了四份，每份用A、B的某一個電平狀態(tài)來表示，實現(xiàn)的對A、B脈沖的4倍頻。前面已經(jīng)提到，A、B脈沖相位差為，那么如果我們對A、B的狀態(tài)進(jìn)行編碼，在一個周期我們可以得到四種不同的狀態(tài)，如下圖63所示：圖63 A，B信號電平編碼圖從圖中很容易看出，電機(jī)正轉(zhuǎn)和反轉(zhuǎn)時，會有兩種不同的狀態(tài)變化。而本次所用FPGA芯片，沒有現(xiàn)成的4倍頻電路，需要自己設(shè)計。以下對每個模塊分別介紹。鍵盤顯示模塊與外部的鍵盤顯示電路板相連，在內(nèi)部與系統(tǒng)功能模塊相連，于是我們就可以通過按鍵來改變系統(tǒng)的參數(shù)，也可以通過數(shù)碼管看到需要的數(shù)據(jù)，是調(diào)節(jié)和測試必不可少的部分。 FPGA設(shè)計本系統(tǒng)設(shè)計輸入采用Verilog HDL文本方式，其特點(diǎn)是通用性和可移植性較強(qiáng)，而且方便調(diào)試。Verilog較為適合系統(tǒng)級（System）、算法級（Alogrithem）、寄存器傳輸級（RTL）、邏輯級（Logic）、門級（Gate）和電路開關(guān)級（Switch）的設(shè)計，而對于特大型（千萬門級以上——的系統(tǒng)級（System）設(shè)計，則VHDL更為合適。在深亞微米ASIC和高密度FPGA已成為電子設(shè)計主流的今天，Verilog的發(fā)展前景是非常遠(yuǎn)大的。由于Verilog在其門級描述的底層，也就是在晶體管開關(guān)的描述方面比VHDL有更強(qiáng)的功能，所以即使是VHDL的設(shè)計環(huán)境，在底層實質(zhì)上也是有Verilog HDL描述的器件庫支持的。在中國大陸，國內(nèi)大多數(shù)集成電路設(shè)計公司都采用Verilog。近10年來，EDA一直對在數(shù)字邏輯設(shè)計中究竟采用哪一種硬件描述語言爭論不休，目前的情況是各有千秋。它是目前應(yīng)用最廣泛的一種硬件描述語言。 Verilog HDL簡介Verilog HDL是硬件描述語言的一種，用語數(shù)字電子系統(tǒng)設(shè)計。在一些復(fù)雜的設(shè)計中，仿真比設(shè)計本身還要艱巨，所以仿真器的仿真速度、仿真的準(zhǔn)確性、易用性等成為衡量仿真器性能的重要指標(biāo)。Mentor的Leonardo Spectrum。Synplicity的Synplify和Synplify Pro。Synopsys公司的FPGA Express、FPGA Compiler和FPGA ComplierⅡ。邏輯綜合器是將設(shè)計者在EDA平臺上編輯輸入的HDL文本、原理圖或狀態(tài)圖描述，根據(jù)給定的硬件結(jié)構(gòu)和約束控制條件進(jìn)行編譯、優(yōu)化和轉(zhuǎn)換，最總獲得門級電路甚至更低層的電路描述網(wǎng)表文件的過程。輸入工具主要幫助用戶完成原理圖和HDL文本的編輯和輸入工作。 常用的EDA工具集成的CPLD/FPGA開發(fā)工具是由CPLD/FPGA芯片生產(chǎn)廠家提供的，這些工具可以完成從設(shè)計輸入、邏輯綜合、模擬仿真到適配下載等全部工作。有兩種常用的編程方式：在系統(tǒng)編程和用專用的編程器編程。通常將對基于EEPROM工藝的非易失結(jié)構(gòu)CPLD器件的下載稱為編程，而將基于SRAM工藝結(jié)構(gòu)的FPGA器件的下載成為配置。由于不同器件的內(nèi)部時延不一樣，不同的布局布線也給延時造成了很大的影響，因此，在設(shè)計時先后，對網(wǎng)絡(luò)和邏輯塊進(jìn)行時延仿真，分析定時關(guān)系，估計設(shè)計性能非常重要。包括功能仿真和時序仿真。適配器有時也稱為結(jié)構(gòu)綜合器，它的功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，并產(chǎn)生最終可下載文件。綜合是一個很重要的步驟，綜合指的是將較高層次的設(shè)計描述自動轉(zhuǎn)化為較低層次描述的過程。圖61 數(shù)字系統(tǒng)設(shè)計流程設(shè)計輸入是將設(shè)計者所設(shè)計的電路以開發(fā)軟件要求的某種形式表達(dá)出來，并輸入到相應(yīng)軟件中的過程。具體接線方式詳見芯片。圖56 輔助電源所有Cyclone系列芯片的JTAG接線方式都遵守IEEE標(biāo)準(zhǔn)。由于電源提供電壓為5V，我們需要一個輔助電源對電壓進(jìn)行轉(zhuǎn)換，輔助電源如圖56所示。根據(jù)輸出需要，、。圖55 串行通信電路 FPGA外圍電路和輔助電源Cyclone系列的芯片能在不同的電壓環(huán)境下工作。圖54 D/A轉(zhuǎn)換電路圖 串行通信電路因為系統(tǒng)所用芯片EP1C12Q240C8本身帶有LVDS接口，所以只需要一片RS232電平轉(zhuǎn)換芯片就可以了。這里用到4路中的三路?？紤]到電流幅值為單極性，這里我們采用AD公司的芯片AD664（UNI），UNI代表該芯片輸出為單極性電壓。圖53 編碼器接口電路圖 D/A轉(zhuǎn)換電路設(shè)計為了提高系統(tǒng)的精度，D/A轉(zhuǎn)換采用兩級轉(zhuǎn)換的模式，其硬件結(jié)構(gòu)圖如圖54所示。這里我們采用兩片MC3486D，分別對A、B、Z和U、V、W信號進(jìn)行轉(zhuǎn)換。輸出六路信號，分別為測速信號A、B，精確定位信號Z和初始定位信號U、V、W。在此我們選取，那么定子中流過的最大電流為。圖中為限流電阻，為輸出電流，為內(nèi)部限制電流。為防止電流過大損壞電機(jī)，我們需在OPA548上接入限流電阻。30V，最大通過的連續(xù)電流3A，最大峰值電流5A。為了使系統(tǒng)安全可靠，硬件采用冗余設(shè)計?？刂齐娐芬訟ltera公司的FPGA芯片EP1C12Q240C8為控制核心，包括FPGA外圍電路、位置信號檢測電路、串行通訊電路等。表51 Cyclong Ⅱ和Cyclong 器件的主要性能表系列器件邏輯單元LEM4KRAM塊/ kb總RAM/bit嵌入式乘法器鎖相環(huán)PLLCyclong ⅡEP2C5460826119808132EP2C88256 36165888182EP2C201875252239616264EP2C3533216105483840354EP2C5050528129594432864EP2C706841625011520001504CyclongEP1C3291013599041EP1C4400017783362EP1C6598020921602EP1C1212060522396162EP1C2020060642949122 伺服系統(tǒng)結(jié)構(gòu)框圖系統(tǒng)的硬件結(jié)構(gòu)框圖如圖52所示，系統(tǒng)包括三部分，功率電路、控制電路和測試電路。Cyclong器件采用全銅、1300mm的SRAM工藝制作，也是低成本FPGA器件，其配置芯片采用專門的器件。 Cyclone Ⅱ和Cyclone器件本次實驗所用芯片是Altera公司Cyclong系列的EP1C12Q240C8,Cyclong Ⅱ器件是Altera的低成本FPGA，采用全銅、90mm的SRAM工藝制作，成本更低，容量更高，速度更快。作為輸入，只需的建立時間；作為輸出，將會帶來的輸出延時。每個I/O引腳都配有一個I/O單元IOE，它位于每個快速通道行或列的末端，每個I/O單元包含一個雙向I/O緩沖器和一個寄存器，即可以用于輸出或輸入寄存器，又可以雙向使用。每個LAB相當(dāng)于96個可用門。LE由一個4輸入查找表LUT，一個可編程觸發(fā)器和專用的進(jìn)位鏈和級連鏈構(gòu)成。邏輯陣列由許多邏輯陣列塊LAB構(gòu)成。當(dāng)實現(xiàn)普通邏輯時，EAB可相當(dāng)于100~600個邏輯門。嵌入式陣列包含一系列的EAB。在器件內(nèi)部，信號的互連及信號與器件引腳的連接由快速通道Fast Track提供，在每行（或每列）Fast Track互連線的兩端連著若干個I/O單元IOE。I/O單元（IOE）；結(jié)構(gòu)圖如圖51所示。邏輯陣列塊（LAB）；Altera的FPGA器件內(nèi)部結(jié)構(gòu)由如下幾種部件組成：以下主要介紹ALTERA公司的FPGA產(chǎn)品。目前世界上有十幾家生產(chǎn)CPLD/FPGA的公司，最大的幾家是：ALTERA、XILINX、Lattice和ACTEL。目前生產(chǎn)和使用的PLD產(chǎn)品主要有可編程只讀存儲器（PROM）、現(xiàn)場可編程邏輯陣列（Field Programmable Logic Array, FPLA）、可編程陣列邏輯（Programmable Array Logic, PAL）、通用陣列邏輯（Generic Array Logic, GAL）、可擦除的可編程邏輯器件（Erasable Programmable Logic Device, EPLD）、復(fù)雜可編程邏輯器件（Complex Programmable Logic Device, CPLD）、現(xiàn)場可編程門陣列（Field Programmable Gate Array, FPGA）等幾種類型。它在高速時相當(dāng)于 M 法，在低速時相當(dāng)于 T 法，是一種優(yōu)良的測速方法[34][35]。即。（3）M/ T法測量轉(zhuǎn)速M(fèi)/T法測量轉(zhuǎn)速的方法是綜合了上面兩種方法而成的。首尾兩個時鐘脈沖計數(shù)時可能產(chǎn)生誤差, 誤差的大小為正負(fù)一個時鐘脈沖的間隔。因此選擇較大的采樣周期可提高精度，但過大的采樣周期不利于伺服系統(tǒng)的快