【正文】 d0:s8=0。 default:。 439。 439。 439。 439。 439。 439。 439。 439。 439。 endcase case (HOR_out[7:4]) 439。d9:s6=9。d8:s6=8。d7:s6=7。d6:s6=6。d5:s6=5。d4:s6=4。d3:s6=3。d2:s6=2。d1:s6=1。d0:s6=0。 default:。 439。 439。 439。 439。 439。 439。 439。 439。 439。 endcase case (DAY_out[7:4]) 439。d9:s4=9。d8:s4=8。d7:s4=7。d6:s4=6。d5:s4=5。d4:s4=4。d3:s4=3。d2:s4=2。d1:s4=1。d0:s4=0。 default:。 439。 439。 439。 439。 439。 439。 439。 439。 439。 endcase case (MON_out[7:4]) 439。d9:s2=9。d8:s2=8。d7:s2=7。d6:s2=6。d5:s2=5。d4:s2=4。d3:s2=3。d2:s2=2。d1:s2=1。d0:s2=0。 default:。 439。 439。 439。 439。 439。 439。 439。 439。 439。always (posedge CLK)begin case (YEA_out[7:4]) 439。assign temperature[15:0] = t_buf[15:0]。h07FF。部分程序：wire [15:0] t_buf = temperature_buf amp。parameter READ3 = 539。parameter READ2 = 539。parameter READ1 = 539。parameter READ0 = 539。parameter WRITE01 = 539。parameter WRITE00 = 539。parameter WRITE1 = 539。parameter WRITE0 = 539。parameter S7 = 539。parameter S6 = 539。parameter S5 = 539。parameter S4 = 539。parameter S3 = 539。parameter S2 = 539。parameter S1 = 539。parameter S0 = 539。鍵盤、LED指示以及蜂鳴器模塊的Verilog語句：parameter S00 = 539。 elset_1us = t_1us + 139。 reg t_1us_clear。 else clk_1M = 1。 always (posedge CLK, negedge RST_N) if (!RST_N) clk_1M = 0。b1。 else if (t_q == 49) t_q = 0。endreg [4:0] t_q。 end else BELL=139。h00) begin BELL=139。amp。 end else if(MIN_out==839。 溫度傳感器DS18B20讀寫Verilog語句：時序判斷語句：always(posedge CLK or negedge RST_N)begin if(!RST_N) begin BELL=139。 endcase SPI_WR_addr=SPI_WR_addr+139。 339。 339。 339。 339。 339。 339。實(shí)際及日歷顯示語句：case(SPI_WR_addr) 339。 YEA_out=0。 MON_out=0。 HOR_out=0。 SEC_out=0。 W_wait=0。 state_ds=0。 SPI_WR_addr=0。SPI時序：SPI_CD_buff=0。?168。 //LCD168。d9。reg [7:0] SEC_out,MIN_out,HOR_out,DAY_out,MON_out,wek_out,YEA_out。 assign SPI_clk = SPI_clk_cont[9]amp。 //Line2 end else if(char_t == 32) begin時鐘芯片DS1302讀寫Verilog語句：SPI總線定義：wire SPI_clk。 //Line1 end else if(char_t == 16)//第二次設(shè)置時，是設(shè)置第二行的首字符地址 begin LCD_D = 839。 if(char_t == 0) //如果顯示的是第一個字符，則設(shè)置第一行的首字符地址 begin LCD_D = 839。h06。 end SETMODE: begin state = SETDDRAM。 LCD_D = 839。h0c。 // 清屏 end SWITCHMODE: begin state = CLEAR。 LCD_D = 839。h30。 end SETFUNCTION: begin state = SETFUNCTION2。 LCD_D = 839。b1。b0。bzzzzzzzz。 end // State Machine always (posedge CLK_LCD or negedge RST_N) begin if(!RST_N) begin state = IDLE。 else LCD_RS = 139。 else if(state == WRITERAM) LCD_RS = 139。 //E信號出現(xiàn)高電平以及下降沿的時刻與LCD時鐘相同 always (posedge CLK_LCD or negedge RST_N) //只有在寫數(shù)據(jù)操作時，RS信號才為高電平，其余為低電平 begin if(!RST_N) LCD_RS = 139。 //沒有讀操作，R/W信號始終為低電平 assign LCD_E = (flag == 1)?CLK_LCD:139。 assign LCD_RW = 139。 //標(biāo)志位，LCD操作完畢為0 reg [7:0]char_t。b10000000。b01000000。b00100000。b00010000。b00001000。b00000100。b00000010。b00000001。b00000000。HDL數(shù)字系統(tǒng)設(shè)計教程，北京航空航天大學(xué)出版社，2003[16] 徐志軍，徐光輝. CPLD/FPGA的開發(fā)與應(yīng)用，電子工業(yè)出版社，2002[17] 黃智偉. FPGA系統(tǒng)設(shè)計與實(shí)踐,電子工業(yè)出版社，2003[18] 侯伯亨，西安電子科技大學(xué)出版社，2004[19] 褚振勇，（第二版），西安電子科技大學(xué)出版社，2006[20] 趙曙光，西安電子科技大學(xué)出版社，2000附錄原理圖：PCB圖：頂層：底層：實(shí)物圖：部分代碼：reg [8:0] state。參考文獻(xiàn)：[1] 楊恒，F(xiàn)PGA/CPLD最新實(shí)用技術(shù)指南[M]。在這四年的時間里，我在學(xué)習(xí)上和思想上都受益非淺。畢業(yè)論文暫告收尾，這也意味著我在桂林電子科技大學(xué)的四年的學(xué)習(xí)生活既將結(jié)束。肖海林老師責(zé)任心強(qiáng)、樂于助人、待人平和、工作認(rèn)真、治學(xué)嚴(yán)謹(jǐn)，對學(xué)生的設(shè)計進(jìn)度和學(xué)習(xí)非常關(guān)心，在畢業(yè)設(shè)計過程中，遇到困難時只要提出問題，老師都能熱心回答，從而使該設(shè)計能順利得完成。以往習(xí)慣于在51的系統(tǒng)基礎(chǔ)上結(jié)合以上幾大模塊實(shí)現(xiàn)其功能，現(xiàn)在主控芯片換成了FPGA，通過51跟FPGA控制相同模塊的差異對比其原理的不同。本系統(tǒng)基本完成了設(shè)計指標(biāo)的所有要求，從程序的易修改性和易用性，以及1286412的ST7920驅(qū)動模塊所給出的指令集的操作方式的角度出發(fā)，選用了以狀態(tài)機(jī)為總體控制框架來設(shè)計該顯示控制模塊?？? 結(jié)通過對基于FPGA的1286412液晶模塊的控制模塊的研究，完成了一種能較為簡單和有效地控制LCD模塊顯示字符、圖像和動態(tài)數(shù)據(jù)的可移植的控制模塊。（4）調(diào)試程序的時候，12864LCD亮但是沒有顯示；對于18B20啟動程序中的延遲時間，需要根據(jù)電路中的晶振頻率合理安排延遲時間，延遲時間過大或者過小都會對溫度采集造成影響，影響是采集的數(shù)據(jù)或者偏高或者偏低，本次的延遲時間是通過軟件形式生成延遲函數(shù)，使得延遲時間在18B20正常的啟動范圍。（2）最初調(diào)試的時候有出現(xiàn)程序燒不進(jìn)去的情況，通過檢查驅(qū)動、JTAG，以及電路發(fā)現(xiàn)并解決問題。系統(tǒng)制作及調(diào)試過程中的問題（1）FPGA主芯片集成度高，管腳之間間隔小，在腐蝕和焊接的過程相當(dāng)難，需要考驗(yàn)?zāi)托囊约霸鷮?shí)的焊接功底。如果將Altera CPLD或者FPGA中的全部邏輯資源都用上，即使如此，仍然能滿足速度的需要。Quartus II軟件最新版很實(shí)用，根本不需要再回到老版本中去完成一個設(shè)計。3）LogicLock? 基于塊的設(shè)計4）SOPC Builder： 能夠與IP輕松集成（5）編譯方面：1)物理上綜合優(yōu)化2)時序收斂平面配置的編輯器（6）驗(yàn)證功能有：1)多時鐘以及多周期時序分析2)面向FPGA設(shè)計的SignalTap II 嵌入式邏輯分析器（7）最后一刻設(shè)計改變支持(ECO支持)：1)芯片編輯器(將于2004年下半年支持MAX II)2)漸進(jìn)式擬合由MAX+PLUS II軟件轉(zhuǎn)換到Quartus II軟件是非常容易的。3)支持第三方的綜合以及仿真工具。（3）綜合來說：1)一體化RTL綜合不僅僅支持AHDL語言，還可以支持最新的VERILOG HDL以及Verilog語言標(biāo)準(zhǔn)。1) 對于MAX的設(shè)計，平均設(shè)計性能提高15％。、FLEX 10KA、ACEX、FLEX 6000系列、最新的Cyclone、Stratix 以及 Stratix II 系列的FPGA。支持了 FLEX 10KE174。轉(zhuǎn)換設(shè)計又非常得簡單，能夠在很短的時間里，就可以完成任務(wù)。Quartus II軟件是MAX+PLUS II的更新?lián)Q代產(chǎn)品，用戶界面很友好，特別是在仿真、節(jié)點(diǎn)發(fā)現(xiàn)以及引腳分配等這幾個方面。這個工具支持邏輯門數(shù)在百萬門級以上的邏輯器件的開發(fā)，并能支持和結(jié)構(gòu)沒有關(guān)聯(lián)的設(shè)計。(6)Verilog HDL語言對設(shè)計的描述具有相對獨(dú)立性，設(shè)計者可以不了解硬件的結(jié)構(gòu)部分，也可以不必管理最終設(shè)計將會實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行相對獨(dú)立的設(shè)計。它符合了市場需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至可能多個代發(fā)組共同并行工作才能實(shí)現(xiàn)的任務(wù)。(2)Verilog HDL語言具有豐富的仿真語句和庫函數(shù)，從而使得在所有大一些的系統(tǒng)設(shè)計早期就能夠查驗(yàn)設(shè)計系統(tǒng)的功能是否可行，隨時能夠?qū)υO(shè)計進(jìn)行仿真模擬。工程設(shè)計中采用Verilog HDL的優(yōu)點(diǎn)有以下很多優(yōu)點(diǎn)：(1)和其他的硬件描述語言來相對比，Verilog HDL明顯具有更強(qiáng)的行為描述能力，因此決定了他能成為系統(tǒng)設(shè)計領(lǐng)域中最佳的硬件描述語言。如果定義了一個設(shè)計實(shí)體外部界面，當(dāng)其內(nèi)部開發(fā)完成后，其他方面的設(shè)計就能直接調(diào)用了這個實(shí)體。除了具有許多有關(guān)硬件特征的語句除外，Verilog HDL的語言形式、描述風(fēng)格以及句法是比較類似于一般計算機(jī)的高級語言。圖64 DS18B20的內(nèi)部結(jié)構(gòu)框圖 硬件描述語言（Verilog HDL）簡介Verilog HDL的英文全稱為VeryHighSpeed Integrated Circuit Hardware Description Language,是一種符合IEEE標(biāo)準(zhǔn)的硬件描述語言，于1982年被研究出來。當(dāng)前恒溫室、糧庫、計算機(jī)機(jī)房溫度監(jiān)控及其他各種溫度測控系統(tǒng)廣泛應(yīng)用DS18B20數(shù)字溫度傳感器。所有的傳感元件和轉(zhuǎn)換電路集成在外形如三級管的集成電路當(dāng)中。如果位為1的話，其中寫保護(hù)位會防止對任一寄存器的寫操作行為。寫保護(hù)位（WP）是控制寄存器（8Fh、8Eh）的位7，而且其它7位都置0。時鐘暫停標(biāo)志（CH）是秒寄存器（81h、80h）的位7。在12小時模式中，當(dāng)位5為1時，表示PM相反為AM。用來定義DS1302是運(yùn)行12小時模式還是24小時模式小時的是寄存器（85h、84h）的位7。半顯示現(xiàn)象是由于半選擇點(diǎn)的電壓接近液晶的闊值電壓時出現(xiàn)的，這種顯示現(xiàn)象最好不出現(xiàn)，因?yàn)檫@會使得對比度有所下降，這種現(xiàn)象稱為“交叉效應(yīng)”，在動態(tài)驅(qū)動法中我們可以采用偏