基于vhdl的異步串行通信電路設(shè)計(jì)(參考版)
2025-06-29 12:13本頁(yè)面
【正文】 實(shí)驗(yàn)證明，0至255的所有數(shù)據(jù)都能被正確收、發(fā)。 利用VHDL設(shè)計(jì)的靈活性，根據(jù)串行通信協(xié)議的要求，可以在實(shí)驗(yàn)室利用先進(jìn)的EDA工具，用VHDL設(shè)計(jì)出符合自己實(shí)際需求的異步串行通信電路。 時(shí)序仿真 時(shí)序仿真如圖5所示，Receive為接收到的序 列波形，最后結(jié)果：接收到的數(shù)據(jù)位為6D，起始位為0，停止位為1。 其中，N(m)= 用來(lái)對(duì)波形采樣；Q(Num)=(N(0) and N(1)) or (N(1) and N(2)) or (N(0) and N(2))是對(duì)其中1位數(shù)據(jù)的3次采樣結(jié)果判決；Num用來(lái)記錄接收的數(shù)據(jù)位數(shù)；falling_edge()是用來(lái)時(shí)實(shí)檢測(cè)每一幀的起始位（即下 降沿）的到來(lái)；Valid=Enable and Hold用來(lái)輸出到波特率發(fā)生器電路單元控制時(shí)鐘的產(chǎn)生，最后將一幀的10位數(shù)據(jù)輸出。 end process。139。039。039。 end process。 end if。 if m=2 then m:=0。 then m:=0。 begin if clr=39。 end process。 end if。 Num:=0。 if Num=9 then Enable=39。 Q=0000000000。 。 then Enable=39。 begin if clr=39。 begin Valid=Enable and Hold。039。139。 end _receive10。Q:out std_logic_vector(0 to 9)。 use 。為簡(jiǎn)化設(shè)計(jì)，幀格式仍然采用1位開(kāi)始位+8位 數(shù)據(jù)位+1位停止位。 其中clk為6MHz的時(shí)鐘；en控制波形的產(chǎn)生； Clock1為9600Hz的接收時(shí)鐘； Clock3為3倍頻的采樣時(shí)鐘。 end process。 end if。 else Clock3=39。 if (count=100 or count=300 or count=500 ) then Clock3=39。039。 count:=0。 if count=625 then Clock1=39。 then NUll。 begin if en=39。 end count625。 entity count625 is port(clk,en:in std_logic。下面是實(shí)現(xiàn)上述功能的VHDL源程序：
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