【正文】 C Curvature—Compensated CMOS Bandgap Voltage Reference．IEEE Journal of Solid state Circuits，2003，38(3)：561564．regulator. IEEE Journal of SolidState Circuits, 2003, 38(1):146140[15] Brokaw P A. A simple threeterminal IC bandgap reference. IEEE Journal of Solidstate Circuits, 1974, 9:38839。 【參考文獻(xiàn)】[1] Moore G E,Gramming more ponents onto integrated circuits, Electronics, 1965,38(8):567571.[2] Widlar R J, “New Developments in IC Voltage Regulators,”1971, IEEE Journal of SolidState Circuits, vol. 6, pp. 27. [3],“A CMOS bandgap reference,”1979,IEEE JOURNAL OF SOLIDSTATE CIRCUITS, VOL. SC14, NO. 3.[4] Banba H, Shiga H. A CMOS bandgap reference circuit with sub 1V operation [J].IEEE Journal of Solid State Circuits, 1999, 34:670674[5] Ken Ueno, Tetsuya Hirose, Tetsuya Asai, Yoshihito Amemiya, “A 300Nw, ppm/℃, 20 ppm/V CMOS Voltage Reference Circuit Consisting of Subthreshold MOSFETs,” IEEE J. SolidState Circuits, vol. 44, no. 7, July. 2009, pp. 20472053. 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A Sub1V 15ppm/176。由于便攜式電子設(shè)備、醫(yī)療設(shè)備及可穿戴式設(shè)備的迅猛發(fā)展，集成電路的工作電壓在未來一段時(shí)間還會(huì)一直降低，低壓、低功耗的基準(zhǔn)源依舊是集成電路今后的設(shè)計(jì)熱點(diǎn)。仿真結(jié)果表明，性能滿足設(shè)計(jì)指標(biāo)。電源抑制比(PSRR) dB， dB， dB， dB。 V電源電壓下， mV，采用Cadence Spectre仿真工具對(duì)基準(zhǔn)電路進(jìn)行仿真，仿真結(jié)果為：溫度掃描從20 ℃到80 ℃， mV， ppm/℃。這種方案可以把輸出基準(zhǔn)電壓有效降低，功耗也可以降到 μW級(jí)。最小化功耗損耗是所有集成電路設(shè)計(jì)者所面臨的一個(gè)挑戰(zhàn)。 基準(zhǔn)源功耗隨溫度變化曲線 基準(zhǔn)源的功耗隨輸入電壓變化曲線 5. 總結(jié)與展望 五．總結(jié)與展望隨著半導(dǎo)體工業(yè)的日新月異、深亞微米集成電路逐漸成為片上系統(tǒng)設(shè)計(jì)主流、以及器件集成度的日益增高，低功耗越發(fā)成為電路最重要的設(shè)計(jì)指標(biāo)之一。由圖可知，在常溫下， pW。由圖可知，常溫下，在工作電壓范圍[ V~ V]內(nèi)， nA。 啟動(dòng)電路中電容取值的確定 基準(zhǔn)源的靜態(tài)電流及功耗首先進(jìn)行標(biāo)準(zhǔn)狀態(tài)下的靜態(tài)電流的仿真，常溫下， nA。 基準(zhǔn)源電源抑制比仿真曲線 基準(zhǔn)源啟動(dòng)電路電容的確定 V下，溫度恒為室溫T=27℃，電路中只有電容為變量，以得出最佳的電容取值。由圖可以看到。由圖可知， V, V, V, V, mV, mV, mV, mV, mV。 基準(zhǔn)源的瞬態(tài)特性圖 基準(zhǔn)源的溫度特性對(duì)工作在標(biāo)準(zhǔn)輸入電壓，即VDD= V的基準(zhǔn)電路在20℃~80℃溫度范圍內(nèi)進(jìn)行掃描，其中Vref（20℃）= mV，Vref（80℃）= mV?？梢杂?jì)算得出輸出基準(zhǔn)電壓的電源調(diào)制率約為： (413) 線靈敏度(Line Sensitivity)為： (414) 輸出基準(zhǔn)電壓與輸入電壓的關(guān)系 基準(zhǔn)源的瞬態(tài)特性 V時(shí)?；鶞?zhǔn)電壓輸出值隨供電電壓的增加，變化越來越快。 基準(zhǔn)電壓與供電電壓在[05V]的供電電壓范圍內(nèi)。下表為最后確定的器件參數(shù)：器件 寬長(zhǎng)比（電容值）MS0、MSMS3 50 um/5 um MS2 um/5 um MM5 100 um/5 um M1 100 um/5 um M3 um/5 um M2 1 um/10 um C0 1pF 器件參數(shù)表 仿真及分析為了對(duì)電路的性能進(jìn)行評(píng)估，利用Cadence Spectre軟件基于TSMC μm的標(biāo)準(zhǔn)CMOS工藝對(duì)電路進(jìn)行一系列的仿真測(cè)試。由于M4和M5要構(gòu)成一個(gè)等比率的電流鏡，因此M4和M5應(yīng)該選擇相同參數(shù)的PMOS管，即KN4=KN5。當(dāng)基準(zhǔn)輸出電壓Vref達(dá)到零溫度系數(shù)時(shí)，電流I0可以寫作： (411)由式(411)可以看出，靜態(tài)電流的大小取決于M2管的寬長(zhǎng)比，為了盡量減少功耗損失，我們令M2采用一個(gè)很小的寬長(zhǎng)比(KN2=1 um/10 um)因?yàn)楣╇婋妷罕仨殱M足： (412)為了盡量減小供電電壓，則因此M1的寬長(zhǎng)比應(yīng)該設(shè)置偏大一些，使得VGS1值盡量小。電路中所有的晶體管都是標(biāo)準(zhǔn)閾值MOSFETs，即工藝庫(kù)中的pmos2v和nmos2v，除了MS2和M3，它們是高閾值MOSFETs，即工藝庫(kù)中的nmos3v。在基準(zhǔn)電源輸出電路中所有的MOSFETs都工作在亞閾值區(qū)，NMOS管 M1~3用來產(chǎn)生基準(zhǔn)電壓，PMOS管 M4和M5構(gòu)成了一個(gè)工作在亞閾值區(qū)的電流鏡用來為兩個(gè)分支提供相同比率的電流。根據(jù)TSMC μm工藝參數(shù)，式(46)中括號(hào)內(nèi)第二項(xiàng)可以估算為( η1)VSB[31]，因此(46)可以被寫為： (47)結(jié)合(45)和(47)可得，Vref表示為： (48)式中，ΔVTH(T0)=VTH3(T0)VTH1(T0)，Δk=k3k1，Vref的表達(dá)式對(duì)溫度求偏導(dǎo)，當(dāng)其值為0時(shí)，基準(zhǔn)電壓就與溫度無關(guān)。 (44)通過研究工作在亞閾值區(qū)的NMOS的IV特性，可知當(dāng)漏源電壓Vds大于四倍的熱電壓VT時(shí)，注入電流的公式可以簡(jiǎn)化為： (45)公式(45)中的μn是載流子的遷移率，Cox是單位面積的柵氧化層電容，VT=kBT/q是熱電壓(kB是玻爾茲曼常數(shù)，q是基本電荷，T是絕對(duì)溫度)。由于MOSFET的閾值電壓VTH具有負(fù)溫度特性，因此(43)式右端第一項(xiàng)(VTH2VTH1)可以充當(dāng)基準(zhǔn)源的負(fù)溫度電壓產(chǎn)生部分，第二項(xiàng)可以充當(dāng)基準(zhǔn)源的正溫度電壓產(chǎn)生部分。 電路設(shè)計(jì)原理一款基于亞閾值區(qū)兩閾值電壓不同的MOSFET器件構(gòu)造的基準(zhǔn)電壓源如下圖所示，SVT 器件M1擁有標(biāo)準(zhǔn)的閾值電壓(Standard Voltage Threshold)，HVT器件M2擁有比較高的閾值電壓(High Voltage Threshold)。與眾多文獻(xiàn)中的電路相比，本文提出的電路構(gòu)造的最大的特征是是功耗特別小。在這個(gè)電路中，采用了兩個(gè)擁有不同閾值電壓的n溝道MOSFETs，由于室溫下兩閾值電壓的差異，BGR的輸出基準(zhǔn)電壓可被估算出來。在本次論文中，工作在亞閾值區(qū)用來最小化供電電壓和功耗損失。并且，偏置于亞閾區(qū)的器件對(duì)溫度的變化、工藝的變化、尤其是亞閾值電壓的消散非常敏感。低功耗設(shè)計(jì)還廣泛應(yīng)用于微型無線傳感器(Wireless Microsensors )，生物醫(yī)學(xué)植入物(Biomedical Implants)以及智能傳感網(wǎng)絡(luò)(Smart Sensor Network)等新型設(shè)備中。 基準(zhǔn)電壓源原理圖 4. 工作在亞閾值區(qū)的新型基準(zhǔn)電壓源 電路基本介紹工作在亞閾值區(qū)的MOSFET電路在低壓、低功耗設(shè)計(jì)中變得越來越流行。，由前面的分析可知，當(dāng)MOS管工作在亞閾值狀態(tài)下時(shí)，其柵源電壓Vgs具有負(fù)溫度系數(shù)，而熱電壓VT具有正的溫度系數(shù)，因此可以結(jié)合兩者特性構(gòu)造與溫度無關(guān)的基準(zhǔn)電壓源： (36)通過調(diào)整系數(shù)α的值，可以使上式中的Vref在一個(gè)特定溫度下溫度系數(shù)為0，由于Vgs由MOS管的偏置電流決定，因此構(gòu)造一個(gè)穩(wěn)定的偏置電流是電路設(shè)計(jì)的關(guān)鍵所在。在現(xiàn)今集成電路工藝下，純CMOS 基準(zhǔn)參考源電路有許多傳統(tǒng)帶隙基準(zhǔn)源不具備的優(yōu)勢(shì)。因此，大多數(shù)設(shè)計(jì)者都是在電路中構(gòu)造IPTAT 電流源，以獲取柵源電壓Vgs 的負(fù)溫度特性。并且根據(jù)實(shí)驗(yàn)可以證明，當(dāng)漏源電流Ids為一定值時(shí)，Vgs具有線性的負(fù)溫度特性，因此利用該特性可以構(gòu)造工作在亞閾值區(qū)的基準(zhǔn)源。 亞閾值MOSFET柵源電壓的溫度特性根據(jù)上一節(jié)式(33)可以推導(dǎo)出亞閾值MOS 管的柵源電壓(Vgs)的表達(dá)式： (34)為了簡(jiǎn)化分析，在這里我們假設(shè)電流是恒定的，并且把經(jīng)驗(yàn)參數(shù)m定為2，令柵源電壓對(duì)溫度求導(dǎo)可得： (35)式(35)中,項(xiàng)遠(yuǎn)遠(yuǎn)小于1，所以表達(dá)式中第二項(xiàng)為負(fù)值。這一效應(yīng)可用公式表示為 (33)式(33)中,是一個(gè)與溫度有關(guān)的工藝參數(shù)，其中m作為一個(gè)經(jīng)驗(yàn)參數(shù)一般取1～2 之間。然而，事實(shí)上MOSFET的漏源電流并不等于零，還會(huì)有一小股電流通過器件，該電流稱之為“亞閾電流”，這個(gè)工作區(qū)域也稱為“亞閾值區(qū)”(Subthreshold region，也被稱作“弱反型區(qū)”)，亞閾值電流是MOS管的源、漏端載流子的濃度差產(chǎn)生的擴(kuò)散電流，與電壓不再滿足平方關(guān)系。 。導(dǎo)致了位于柵極下方的硅表面實(shí)現(xiàn)反型所需的電荷量越來越小，閾值電壓也變得越來越小，這種效應(yīng)被稱作短溝道效應(yīng)(Shortchannel effects)。在長(zhǎng)溝道器件中，延伸區(qū)所占整個(gè)溝道比例可以忽略不計(jì)。上式在求解理想MOS管的閾值電壓時(shí)，沒有考慮到溝道在源、漏兩端的邊緣效應(yīng)。ΦF的計(jì)算公式由(32)給出，其中Nsub是襯底的摻雜濃度。 P襯N阱工藝CMOS 器件 MOS