【正文】 這幾個(gè)月以來，姜老師不僅在學(xué)業(yè)上給我以精心指導(dǎo)，同時(shí)還在思想給我以無微不至的關(guān)懷，在我不愿做想放棄的時(shí)候總是給予我莫大的鼓勵(lì)和支持，在此謹(jǐn)向姜老師致以誠摯的謝意和崇高的敬意。每次遇到難題，我最先做的就是向姜老師尋求幫助，而姜老師每次不管忙或閑，總會(huì)抽空來找我面談，然后一起商量解決的辦法。老師們課堂上的激情洋溢，課堂下的諄諄教誨；同學(xué)們?cè)趯W(xué)習(xí)中的認(rèn)真熱情，生活上的熱心主動(dòng)，所有這些都讓我的四年充滿了感動(dòng)。致 謝光陰似箭，轉(zhuǎn)眼就要畢業(yè)了，回想從****年進(jìn)入**學(xué)習(xí)的幾年時(shí)光，我感到忐忑不安，唯恐辜負(fù)了恩師們和父母的殷切期望。在不遠(yuǎn)的將來，很可能在您所看到的每一個(gè)電子設(shè)備當(dāng)中，都有FPGA的存在。毫無疑問，靈活可升級(jí)性、可編程性和價(jià)格的降低成為在消費(fèi)類產(chǎn)品中廣泛采用可編程器件的推動(dòng)力。由于FPGA結(jié)構(gòu)的特殊性，可以重復(fù)編程，開發(fā)周期較短，越來越受到人們的青睞，它的特點(diǎn)也更接近ASIC，ASIC比FPGA最大的優(yōu)勢(shì)是低成本，但是FPGA的價(jià)格現(xiàn)在也越來越低，例如，Actel的Nano系列更是打破了FPGA的價(jià)格屏障，提供超過50種低于1美金的FPGA，在一定程度上已經(jīng)可以與ASIC相抗衡。FPGA及PLD產(chǎn)業(yè)發(fā)展的最大機(jī)遇是替代ASIC和專用標(biāo)準(zhǔn)產(chǎn)品(ASSP)，由ASIC和ASSP構(gòu)成的數(shù)字邏輯市場規(guī)模大約為350億美元。 展望FPGA從誕生以來經(jīng)歷了從配角到主角的轉(zhuǎn)變，F(xiàn)PGA主要用于取代復(fù)雜的邏輯電路，現(xiàn)在重點(diǎn)強(qiáng)調(diào)平臺(tái)概念，當(dāng)集成數(shù)字信號(hào)處理器、嵌入式處理器、高速串行和其它高端技術(shù)后，從而被應(yīng)用到更多的領(lǐng)域。在整個(gè)畢業(yè)論文設(shè)計(jì)的過程中我學(xué)到了做任何事情所要有的態(tài)度和心態(tài)，首先我明白了做學(xué)問要一絲不茍，對(duì)于出現(xiàn)的任何問題和偏差都不要輕視，要通過正確的途徑去解決，在做事情的過程中要有耐心和毅力，不要一遇到困難就打退堂鼓，只要堅(jiān)持下去就可以找到思路去解決問題的。在論文制作過程中，我遇到很多問題，有些是在自己能力范圍之外的，每當(dāng)程序無法實(shí)現(xiàn)自己的想法或者運(yùn)行不下去的時(shí)候，我就會(huì)出現(xiàn)煩躁的情緒，但是我沒有放棄，而是適時(shí)地調(diào)節(jié)自己的心態(tài)，在同學(xué)老師的幫助下，完成了初次的設(shè)計(jì)。而且在中國知網(wǎng)上搜索了一些學(xué)術(shù)論文和期刊文章；在Springer上搜索了外文文獻(xiàn)資料，參考了一些畢業(yè)論文樣本和一些畢業(yè)論文設(shè)計(jì)總結(jié)；在常見的搜索引擎中，我了解到一些相關(guān)的知識(shí)，同時(shí)特意瀏覽了大量的外文網(wǎng)站，并將這些內(nèi)容列成提綱，便于以后查詢。經(jīng)過一個(gè)月的深入學(xué)習(xí)，搜集了很多與畢業(yè)設(shè)計(jì)相關(guān)的資料，在姜老師的指導(dǎo)下，摒棄了一些無關(guān)緊要的內(nèi)容，保留了有參考價(jià)值的資料作為備用。第一步是搜集資料。 5 總結(jié)與展望 總結(jié)我所選論文題目是基于FPGA的數(shù)字調(diào)制系統(tǒng)設(shè)計(jì)”，之所以選擇這個(gè)題目，是因?yàn)槲抑繤PGA是比較前沿的學(xué)科，研究一下對(duì)自己將來的發(fā)展會(huì)有幫助的。end process。 end if。139。039。039。 end if。 else data_out = 39。 then if s_time_a X8000 then data_out = 39。 then if data_in =39。event and clk=39。039。039。039。end process。 end if 。 then if s_time_a Xffff then s_time_a = s_time_a +1 。event and clk=39。 then s_time_a = X0000。beginprocess(clk,clr)begin if clr=39。data_out: out std_logic )；end entity man_code。data_in: in std_logic。entity man_code is port( clr: in std_logic。use 。將整個(gè)程序編寫完成并確認(rèn)無任何錯(cuò)誤后，進(jìn)行整個(gè)程序的仿真，下圖為正弦波表仿真波形圖：圖47 正弦波表 曼徹斯特編碼模塊設(shè)計(jì)曼徹斯特編碼設(shè)計(jì)圖：圖48 曼徹斯特編碼設(shè)計(jì)圖相應(yīng)程序：library ieee。 end process aa。 end if。 else nnn = 00000000。139。 elsif clk39。039。 then nnn =00000000。圖46 基本時(shí)鐘發(fā)生波形 aa:process(clr,clk,sin_sel) begin if sin_sel=39。是本程序的頭文件，ENTITY定義了本程序的實(shí)體，實(shí)體名是my_pll，PORT為端口說明語句，inclk0和c0是端口名，端口名后跟著端口模式和數(shù)據(jù)類型，in代表輸入，out代表輸出，最后以END結(jié)尾。LIBRARY altera_mf。上述程序描述了基本時(shí)鐘發(fā)生程序模塊的實(shí)體部分library ieee。 c0: OUT STD_LOGIC )。ENTITY my_pll IS PORT( inclk0: IN STD_LOGIC := 39。LIBRARY altera_mf。波表元件的生成由下圖所示：圖45 波表元件的生成LIBRARY ieee。3． ROM波表參數(shù)化配置，可以實(shí)現(xiàn)操作的靈活性與可移植性，便于系統(tǒng)的修改與系統(tǒng)集成。正弦波模塊實(shí)現(xiàn)了對(duì)于正弦波輸入命令的執(zhí)行動(dòng)作，實(shí)現(xiàn)了正弦波波形的輸出功能，其具體工作特點(diǎn)如下：1． 正弦波頻率可以調(diào)節(jié)，實(shí)現(xiàn)控制流程的數(shù)字化處理，通過頻率控制字，改變不同輸出頻率。鎖相環(huán)分模擬鎖相環(huán)和數(shù)字鎖相環(huán)兩種。 PLL：Phase Locked Logic 相同步邏輯 鎖相環(huán)的用途是在收、發(fā)通信雙方建立載波同步或位同步。維持鎖定的直流控制電壓由鑒相器提供，因此鑒相器的兩個(gè)輸入信號(hào)間留有一定的相位差。Ud 中的噪聲和干擾成分被低通性質(zhì)的環(huán)路濾波器濾除，形成壓控振蕩器（VCO）的控制電壓Uc。 鎖相環(huán)由鑒相器、環(huán)路濾波器和壓控振蕩器組成。 軟件功能模塊基本時(shí)鐘發(fā)生模塊用到的是所鎖相環(huán) (phaselocked loop) 簡稱PLL模塊。實(shí)體部分描述設(shè)計(jì)系統(tǒng)的外部接口信號(hào)；結(jié)構(gòu)體用于描述系統(tǒng)的內(nèi)部電路。一個(gè)完整的VHDL程序包括實(shí)（Entity）、結(jié)構(gòu)體（Architecture）、配置(Configuration)、程序包（Package）和庫（Library）五個(gè)部分。（6） 由于VHDL具有類屬描述語句和子程序調(diào)用等功能，對(duì)于完成的設(shè)計(jì)，在不改變?cè)闯绦虻臈l件下，只需改變類屬參數(shù)或函數(shù)就能輕易的改變?cè)O(shè)計(jì)的規(guī)模和結(jié)構(gòu)。設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管最終設(shè)計(jì)的目標(biāo)器件是什么而進(jìn)行獨(dú)立的設(shè)計(jì)。反過來，設(shè)計(jì)者還可以容易的從綜合和優(yōu)化的電路獲得設(shè)計(jì)信息，返回去更新，修改VHDL的設(shè)計(jì)描述，使之更加完善。這種方式突破了門極設(shè)計(jì)的瓶頸，極大地減少了電路設(shè)計(jì)的時(shí)間和可能發(fā)生的錯(cuò)誤，降低了開發(fā)成本。符合市場需求的大規(guī)模系統(tǒng)高效、告訴的完成必須有多人甚至多個(gè)開發(fā)組共同并行工作才能實(shí)現(xiàn)，VHDL中設(shè)計(jì)實(shí)體的概念、程序包的概念、設(shè)計(jì)庫的概念為設(shè)計(jì)的分解和并行工作提供了有力地支持。（2） VHDL具有豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的可行性，隨時(shí)可對(duì)系統(tǒng)進(jìn)行仿真模擬，使設(shè)計(jì)者對(duì)整個(gè)工程的結(jié)構(gòu)和功能可行性作出判斷。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的保證。VHDL是大多數(shù)EDA工具都采用的硬件描述語言。1993年被更新為IEEE Std11641993，即VHDL93。為解決此問題，20世紀(jì)80年代初美國國防部制定了VHDL，以作為各承包商之間提交復(fù)雜電路設(shè)計(jì)文檔的一種標(biāo)準(zhǔn)方案。VHDL由美國國防部制定。由于這些原因，F(xiàn)SK 是在模擬電話網(wǎng)上用來傳輸數(shù)據(jù)的低速、低成本異步調(diào)制解調(diào)器的一種主要調(diào)制方式。FSK 廣泛應(yīng)用于低速數(shù)據(jù)傳輸設(shè)備中，根據(jù)國際電聯(lián)(ITU－T)的建議，傳輸速率為1200波特以下的設(shè)備一般采用FSK 方式傳輸數(shù)據(jù)。數(shù)字頻率調(diào)制的基本原理是利用載波的頻率變化來傳遞數(shù)字信息。于衰落信道/隨參信道（如短波無線電信道）的場合，這些信道會(huì)引起信號(hào)的相位和振幅隨機(jī)抖動(dòng)和起伏。2FSK在數(shù)字通信中應(yīng)用較為廣泛。2FSK在數(shù)字通信中應(yīng)用較為廣泛。把這些尖脈沖變換成較寬的矩形脈沖，以增大其直流分量，該直流分量的大小和信號(hào)頻率的高低成正比。過零檢測的原理基于2FSK信號(hào)的過零點(diǎn)數(shù)隨不同的頻率而異，通過檢測過零點(diǎn)數(shù)目的多少，從而區(qū)分兩個(gè)不同頻率的信號(hào)碼元。判決規(guī)則應(yīng)與調(diào)制規(guī)則相呼應(yīng)，調(diào)制時(shí)若規(guī)定“1”符號(hào)對(duì)應(yīng)載波頻率f1，則接收時(shí)上支路的樣值較大，應(yīng)判為“1”，反之則判為“0”。其調(diào)解原理是將2FSK信號(hào)分解為上下兩路2FSK信號(hào)分別進(jìn)行調(diào)解，然后進(jìn)行判決。而鍵控法產(chǎn)生的2FSK信號(hào)，是由電子開關(guān)在兩個(gè)獨(dú)立的頻率源之轉(zhuǎn)換形成，故相鄰碼元之間的相位不一定連續(xù)。一種可以采用模擬調(diào)頻電路來實(shí)現(xiàn)；另一種可以采用鍵控法來實(shí)現(xiàn)，即在二進(jìn)制基帶矩形脈沖序列的控制下通過開工典禮對(duì)兩個(gè)不同的獨(dú)立頻率源進(jìn)行選通，使其在每一個(gè)碼元Ts期間輸出f1或f2兩個(gè)載波之一，如圖34所示。在移頻鍵控中，φn和θn不攜帶信息，通?？闪瞀課和θn為零。由圖可見，2FSK信號(hào)的波形（a）可以分解為波形（b）和波形（c）,也就是說，一個(gè)2FSK信號(hào)可以看成是兩個(gè)不同載頻的2ASK信號(hào)的疊加。在2FSK中，載波的頻率隨二進(jìn)制基帶信號(hào)在f1和f2兩個(gè)頻率點(diǎn)間變化。最常見的是用兩個(gè)頻率承載二進(jìn)制1和0的雙頻FSK系統(tǒng)。除具有兩個(gè)符號(hào)的二進(jìn)制頻移鍵控之外，尚有代表多個(gè)符號(hào)的多進(jìn)制頻移鍵控，簡稱多頻調(diào)制。圖32 數(shù)字調(diào)制的三種基本形式 FSK的調(diào)制方式及原理移頻鍵控（FSK）又稱數(shù)字調(diào)頻，它是載波頻率隨數(shù)字信號(hào)而變化的一種調(diào)制方式。例如用180相移表示1，用0相移表示0。在電話線路上，使用FSK可以實(shí)現(xiàn)全雙工操作，通?？蛇_(dá)到1200bps的速率。例如對(duì)應(yīng)二進(jìn)制0的載波頻率為F1，而對(duì)應(yīng)二進(jìn)制1的載波頻率為F2。在電話線路上，通常只能達(dá)到1200bps的速率。幅度鍵控（ASK）：即按載波的幅度受到數(shù)字?jǐn)?shù)據(jù)的調(diào)制而取不同的值，例如對(duì)應(yīng)二進(jìn)制0，載波振幅為0；對(duì)應(yīng)二進(jìn)制1，載波振幅為1。應(yīng)用調(diào)制技術(shù)，還能提高信號(hào)的抗干擾能力。第二步調(diào)制稱為二次調(diào)制?；蛟诙嗦吠ㄐ胖杏谜{(diào)制技術(shù)實(shí)現(xiàn)多路復(fù)用（頻分多路復(fù)用和時(shí)分多路復(fù)用）。在無線電通信中常采用雙重調(diào)制。已調(diào)信號(hào)通過信道傳送到接收端，在接收端經(jīng)解調(diào)后恢復(fù)成原始基帶信號(hào)。未調(diào)制的高頻電振蕩稱為載波（可以是正弦波，也可以是非正弦波，如方波、脈沖序列等）。在無線遙測遙控系統(tǒng)和無線電技術(shù)中調(diào)制就是用基帶信號(hào)控制高頻載波的參數(shù)（振幅、頻率和相位），使這些參數(shù)隨基帶信號(hào)變化。兩種曼徹斯特編碼是將時(shí)鐘和數(shù)據(jù)包含在數(shù)據(jù)流中，在傳輸代碼信息的同時(shí)，也將時(shí)鐘同步信號(hào)一起傳輸?shù)綄?duì)方，每位編碼中有一次跳變，不存在直流分量，因此具有自同步能力和良好的抗干擾性能。然而，由于每個(gè)時(shí)鐘位都必須有一次變化，所以這兩種編碼的效率僅可達(dá)到50％左右。它在每個(gè)時(shí)鐘位的中間都有一次跳變，傳輸?shù)氖恰?”還是“0”，是在每個(gè)時(shí)鐘位的開始有無跳變來區(qū)分的。 曼徹斯特編碼的編碼規(guī)則：1） 在信號(hào)位中電平從低到高跳變，表示邏輯0；2） 在信號(hào)位中電平從高到低跳變，表示邏輯1。其中，曼徹斯特編碼的每個(gè)比特位在時(shí)鐘周期內(nèi)只占一半，當(dāng)傳輸“1”時(shí)，在時(shí)鐘周期的前一半為高電平，后一般為低電平；而傳輸“0”時(shí)正相反。相反地，這些位被轉(zhuǎn)換為一個(gè)稍微不同的格式，它通過使用直接的二進(jìn)制編碼有很多的優(yōu)點(diǎn)。曼徹斯特編碼提供一個(gè)簡單的方式給編碼簡單的二進(jìn)制序列而沒有長的周期沒有轉(zhuǎn)換級(jí)別，因而防止時(shí)鐘同步的丟失，或來自低頻率位移在貧乏補(bǔ)償?shù)哪M鏈接位錯(cuò)誤。3系統(tǒng)算法介紹曼徹斯特編碼（Manchester Encoding），也叫做相位編碼(PE)，是一個(gè)同步時(shí)鐘編碼技術(shù)，被物理層使用來編碼一個(gè)同步位流的時(shí)鐘和數(shù)據(jù)。在線校驗(yàn)是對(duì)編輯后的CPLD器件加入實(shí)際的激勵(lì)信號(hào)進(jìn)行測試，檢查是否可完成預(yù)定功能。另外，QuartusII軟件允許用戶在設(shè)計(jì)流程的每個(gè)階段使用QuartusII圖形用戶界面、EDA工具界面或命令行界面。時(shí)序仿真又稱后仿真，是在考慮具體適配器件的各種延時(shí)的情況下仿真設(shè)計(jì)項(xiàng)目，它是接近真實(shí)器件運(yùn)行特性的仿真。仿真包括功能仿真和時(shí)序仿真。該時(shí)序信息包括最大時(shí)鐘頻率、時(shí)鐘建立時(shí)間、時(shí)鐘保持時(shí)間、時(shí)鐘至輸出延時(shí)、引腳至引腳延時(shí)以及其他時(shí)序特性。時(shí)序分析允許用戶分析設(shè)計(jì)中所有邏輯的時(shí)序性能，并協(xié)助引導(dǎo)布局布線滿足設(shè)計(jì)中的時(shí)序分析要求。該工程更改管理是指在完成全編譯之后，設(shè)計(jì)者使用芯片編輯器查看設(shè)計(jì)布局布線詳細(xì)信息，并確定要更改的資源，從而避免了過多地修改設(shè)計(jì)源文件或QuartusII設(shè)置。因?yàn)镼uartusII的增量布局布線工具將盡量保留以前編譯的布局布線結(jié)果，并以較快的速度完成新的編譯。QuartusII軟件提供了豐富的布局布線工具，其中很有特色的一種是增量布局布線工具。利用適配器將邏輯綜合生成的網(wǎng)表文件映射到某一具體器件的過程。綜合是將VHDL語言、原理圖等設(shè)計(jì)輸入依據(jù)給定的硬件結(jié)構(gòu)組件和約束控制條件進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，生成門級(jí)電路或更底層的電路描述網(wǎng)表文件，供布局布線實(shí)現(xiàn)。 圖25 QuartusII軟件設(shè)計(jì)流程圖設(shè)計(jì)輸入是將設(shè)計(jì)者所要設(shè)計(jì)的電路構(gòu)思以開發(fā)軟件要求的形式表達(dá)出來。QuartusII集成開發(fā)環(huán)境包括：系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開發(fā)、可編程邏輯器件設(shè)計(jì)、綜合