基于fpga的狀態(tài)機(jī)的實(shí)現(xiàn)(參考版)
2025-06-21 16:17本頁面
【正文】 從仿真結(jié)果可以看出，Mealy型狀態(tài)機(jī)的輸出在輸入變化的時候立刻發(fā)生變化，而Moore型狀態(tài)機(jī)在輸入變化后，還必須的等待時鐘的到來，時鐘使?fàn)顟B(tài)發(fā)生變化時才導(dǎo)致輸出的變化，所以比Mealy型狀態(tài)機(jī)要多等待一個時鐘周期。圖5及圖6為ISE生成的RTL仿真電路圖。圖1 Moore型狀態(tài)機(jī)仿真波形圖圖2 Moore型狀態(tài)機(jī)狀態(tài)轉(zhuǎn)換圖圖3 Mealy型狀態(tài)機(jī)仿真波形圖圖4 Mealy型狀態(tài)機(jī)狀態(tài)轉(zhuǎn)換圖六、 綜合優(yōu)化綜合優(yōu)化將Verilog設(shè)計(jì)輸入翻譯成基本邏輯單元，根據(jù)目標(biāo)與要求優(yōu)化所生成的邏輯連接，最后輸出標(biāo)準(zhǔn)格式的網(wǎng)表文件。試輸入二進(jìn)制數(shù)列010110111011110000進(jìn)行邏輯功能驗(yàn)證。 next = S0。 end else next = S3。 end end S3:begin if(din == 0) begin next = S0。 else begin next = S3。 else next = S2。 end S1:begin op = 0。 if(din == 0) next = S0。 else current = next。 always(posedge clk or negedge rst
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