用狀態(tài)機實現(xiàn)序列檢測器實驗報告(參考版)
2025-01-24 16:44本頁面
【正文】 forever begin 10 clk_key=~clk_key。 // Wait 100 ns for global reset to finish 10 clk_50m = 0。 10 reset = 1。 reset = 0。 // Instantiate the Unit Under Test (UUT) top uut ( .clk_50m(clk_50m), .reset(reset), .data(data), .clk_key(clk_key) )。 reg clk_key。 // Inputs reg clk_50m。同時運用狀態(tài)機實現(xiàn)序列檢測器的設(shè)計，進(jìn)一步掌握了課堂上所學(xué)到的知識，但同時充分的感覺到了自己的不足之處，今后一定要加強自己弱勢方面的學(xué)習(xí)，用心學(xué)好EDA教科書上的知識，并抽時間在課外進(jìn)行深入地學(xué)習(xí)，相信下次試驗情況會有很大程度的改觀。狀態(tài)機在系統(tǒng)時鐘的控制下，電路按照預(yù)先設(shè)定的狀態(tài)運行，有良好的同步時序，較好的解決了競爭冒險和毛刺現(xiàn)象。編寫規(guī)則按照xilinx官方給出的文檔進(jìn)行定義。有些模塊是免費的，也有收費的模塊。 思考題 什么是IPCORE？本次設(shè)計中ROM模塊是如何進(jìn)行設(shè)計輸入的？IP(Intellectual Property)在嵌入式FPGA設(shè)計中，指的是某些設(shè)計好的模塊，分為軟件模塊和硬件模塊。NET data[1] LOC = V8。NET data[3] LOC = T5。NET data[5] LOC = V5。NET reset LOC = D14。引腳鎖定代碼如下：NET clk_key LOC = G9 | CLOCK_DEDICATED_ROUTE = FALSE 。//檢測endmodule編寫仿真激勵文件，得到如下波形，可以看到當(dāng)，按鍵按下8次后，數(shù)碼管輸出a，當(dāng)數(shù)碼管又按下16次后，數(shù)碼管輸出b，滿足要求。//數(shù)碼管顯示read_rom uut3 (.clk(Pin_Out), .da(da),.rst(reset))。debounce_module uut1 (.CLK(clk_50m), .RSTn(reset), .Pin_In(clk_key), .Pin_Out(Pin_Out))。 wire Pin_Out。 input clk_50m,reset,clk_ke
環(huán)評公示相關(guān)推薦
鄂ICP備17016276號-1