【正文】 用示波器的 Y1（ X）端接 GWADDA 板的 D/A。 二、實驗儀器 計算機、 Max+plusII 或 QuartusII 軟件、 EDA 試驗箱、示波器。 掌握基于 FPGA 的串口通信模塊控制的設計與應用，了解串口通信的調試與測試方法。并給出類似于如圖 仿真波形圖： 圖 選擇輸出頻率為 75MHz 自行 設定實驗步驟和 設計紀錄方式，完成實驗報告 四、實驗研究與思考 利用 PLL 是否可以控制高速 DAC 輸出正弦波？應該如何考慮設計？ 30 實驗十八 信號采集與頻譜分析 一、實驗目的 掌握利用高速 ADC5510 對模擬信號采集控制的方法與設計。 分別設置輸出頻率為 20MHz、 25MHz、 40MHz、 45MHz、 50MHz、 80MHz、 120MHz、 180MHz、 200MHz，并用頻率計測實驗證。在此鎖在 GW48 箱上右排座下端的標有 ―IO26‖上，它對應 pin67。 END behav。 END COMPONENT。039。 END GW_PLL。 ENTITY GW_PLL IS PORT (CLK0 : IN STD_LOGIC。 圖 選擇參考時鐘為 50MHz（輸入頻率不能小于 16MHz） 29 圖 選擇控制信號 圖 選擇輸出頻率為 75MHz LIBRARY IEEE。并選擇第一個輸出時鐘信號 c0相對于輸入時鐘的倍頻因子是 2，即 c0 的片內輸出頻率是 32MHz；時鐘相移和時鐘占空比不變，保持原來默認的數 據。單擊 Next 按鈕后窗口主要選擇 PLL 的控制信號，如 PLL 的使能控制 pllena；異步復位areset；鎖相輸出 locked 等，在此消去所有控制信號。在圖 所示窗口中首先設置參考時鐘頻率 inclk0 為 50MHz，注意，這個時鐘頻率不能低于 16MHz。在彈出的對話框，在左欄選擇 I/O 項下的 ALTPLL，再選 Cyclone 器件和 VHDL 語言方式，最后輸入設計文件存放的路徑和文件名，如 d:\sin_gnt\。 二、實驗儀器 計算機、 Max+plusII 或 QuartusII 軟件、 EDA 試驗箱、示波器。 掌握數字存儲示波器的使用方法。 28 實驗十七 嵌入式鎖相環(huán) PLL 的應用 一、實驗目的 了解鎖相環(huán)的工作原理。 自行設定測試方案和測試步驟。 使用 VHDL 語言設計實驗要求的 8 位序列檢測器。 二、實驗儀器 計算機、 Max+plusII 或 QuartusII 軟件、 EDA 試驗箱、示波器。 學習實驗環(huán)節(jié)的設計與實現。 自行 設定實驗步驟和 設計紀錄方式，完成實驗報告 四、實驗研究與思考 本例產生誤差的主要原因是什么？如何提高頻率測量精度？ 若要測量周期，其原理上和實現上應該如何修改？ 實驗十六 序列檢測器設計 一、實驗目的 了解序列檢測器 的工作原理。 U3 : COUNTER32B PORT MAP( FIN = FSIN, CLR = CLR_CNT1, ENABL = TSTEN1, DOUT=DTO1 )。 BEGIN U1 : FTCTRL PORT MAP(CLKK =CLK1HZ,CNT_EN=TSTEN1, RST_CNT =CLR_CNT1,Load =Load1)。 SIGNAL DTO1 : STD_LOGIC_VECTOR(31 DOWNTO 0)。 27 SIGNAL CLR_CNT1 : STD_LOGIC。 END COMPONENT。 DIN : IN STD_LOGIC_VECTOR(31 DOWNTO 0)。 計數結果 END COMPONENT。 清零信號 ENABL : IN STD_LOGIC。 COMPONENT COUNTER32B PORT (FIN : IN STD_LOGIC。 計數器清零 Load : OUT STD_LOGIC )。 1Hz CNT_EN : OUT STD_LOGIC。 END FREQTEST。 FSIN : IN STD_LOGIC。 USE 。 【例 】 LIBRARY IEEE。 DOUT = CQI。 END IF。 THEN CQI = CQI + 1。 THEN IF ENABL = 39。EVENT AND FIN = 39。)。 THEN CQI = (OTHERS=39。 BEGIN PROCESS(FIN, CLR, ENABL) BEGIN IF CLR = 39。 計數結果 END COUNTER32B。 清零信號 ENABL : IN STD_LOGIC。 ENTITY COUNTER32B IS PORT (FIN : IN STD_LOGIC。 32位計數器 USE 。 END behav。 END IF。139。 ARCHITECTURE behav OF REG32B IS BEGIN PROCESS(LK, DIN) BEGIN IF LK39。 DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) )。 ENTITY REG32B IS PORT ( LK : IN STD_LOGIC。 【例 】 LIBRARY IEEE。 CNT_EN = Div2CLK。 END PROCESS。039。139。039。039。 END PROCESS。 THEN 1Hz時鐘 2分頻 Div2CLK = NOT Div2CLK。EVENT AND CLKK = 39。 ARCHITECTURE behav OF FTCTRL IS SIGNAL Div2CLK : STD_LOGIC。 計數器清零 Load : OUT STD_LOGIC )。 1Hz CNT_EN : OUT STD_LOGIC。 USE 。（實驗中可以將 50MHz 頻率用線引向 Clock2，但要拔除其上的短路帽） 【例 】 LIBRARY IEEE。 用嵌入式鎖相環(huán) PLL 的 LPM 模塊對實驗系統(tǒng)的 50MHz 或 20MHz 時鐘源分頻率， PLL 的輸出信號作為頻率計的待測信號。此外注意在測頻速度上給予優(yōu)化。注意，這時 8 個數碼管的測頻顯示值是 16 進制的。 圖 頻率計測頻控制器 FTCTRL測控時序圖 圖 頻率計電路框圖 25 分別仿真測試模塊例 、例 和例 ，再結合例 完成頻率計的完整設計和硬件實現，并給出其測頻時序波形及其分析。設置鎖存器的好處是數據顯示穩(wěn)定，不會由于周期性的清 0 信號而不斷閃爍。當 CNT_EN 高電平時允許計數；低電平時停止計數，并保持其所計的脈沖數。根據測頻原理，測頻控制時序可以如圖 所示。 三、實驗內容 實驗原理：根據頻率的定義和頻率測量的基本原理，測定信號的頻率必須有一個脈寬為 1 秒的輸入信號脈沖計數允許的信號； 1 秒計數結束后，計數值被鎖入鎖存器，計數器清 0，為下一測頻計數周期作好準備。 了解提高測試精度和速度的優(yōu)化設計方法。 進一步熟悉掃描顯示驅動電路的設計與應用。 掌握計數器和鎖存器的設計方法。 設計一任意波形信號發(fā)生器，可以使用 LPM 雙口 RAM 擔任波形數據存儲器，利用單片機產生所需要的波形數據，然后輸向 FPGA 中的 RAM（可以利用 GW48 系統(tǒng)上與 FPGA 接口的單片機完成此實驗， D/A可利用系統(tǒng)上配置的 0832 或 5651 高速器件）。如果希望對輸出信號進行濾波，將 GW48 系統(tǒng)左下角的撥碼開關的 ―8‖向下撥，則波形濾波輸出，向上撥則未濾波輸出，這可從輸出的波形看出。還應該注意， DAC0832 電路須接有 +/12V 電壓： GW48 系統(tǒng)的 +/12V 電源開關在系統(tǒng)左側上方。在高速情況下，此二地的連接線必須盡可能短，且系統(tǒng)的單點接地點須接在此連線的某一點上。 信號輸出的 D/A 使用實驗系統(tǒng)上的 DAC0832，注意其轉換速率是 1μs，其引腳功能簡述如下： ILE：數據鎖存允許信號，高電平有效，系統(tǒng)板上已直接連在＋ 5V 上； WR WR2：寫信號 2，低電平有效； XFER：數據傳送控制信號，低電平有效； VREF：基準電壓，可正可負，－ 10V～＋ 10V； RFB：反饋電阻端； IOUT1/IOUT2：電流輸出端。 u1 : data_rom PORT MAP(address=Q1, q = DOUT,inclock=CLK)。 Q1 作為地址發(fā)生器計數器 END IF。139。 設定內部節(jié)點作為地址計數器 BEGIN PROCESS(CLK ) LPM_ROM 地址發(fā)生器進程 BEGIN IF CLK39。 END COMPONENT。 6 位地址信號 inclock : IN STD_LOGIC 。 8 位波形數據輸出 23 END。 ENTITY SINGT IS PORT ( CLK : IN STD_LOGIC。 正弦信號發(fā)生器源文件 USE 。最后在實驗系統(tǒng)上實測，包括 SignalTap II 測試、 FPGA 中 ROM 的在系統(tǒng)數據讀寫測試和利用示波器測試。 二、實驗儀器 計算機、 Max+plusII 或 QuartusII 軟件、 EDA 試驗箱、示波器。 了解低通濾波電路的原理及其在信號發(fā)生中的應用。 了解 DAC0832 的工作原理和控制時序。 當被測輸入信號太小或太大時，應該如何處理？ 實驗十四 函數信號發(fā)生器 一、實驗目的 了解函數信號發(fā)生的方法。實驗結束后注意將撥碼開關撥向默認：僅 ―4‖向下。這時數碼管 8 和 7 將顯示 ADC0809 采樣的數字值（ 16 進制），數據來自 FPGA 的輸出。139。 22 實驗操作：將 GW48 EDA 系統(tǒng)左下角的撥碼開關的 7 向下撥，其余向上，即使 0809 工作使能，及使 FPGA 能接受來自 0809 轉換結束的信號（對于 GW48CK 系統(tǒng)，左下角選擇插針處的 ―轉換結束 ‖和 ―A/D使能 ‖用二短路帽短接）。最后進行引腳鎖定并進行測試，硬件驗證例 電路對 ADC0809 的控制功能。 END behav。 END IF。 AND LOCK39。 由信號 current_state將當前狀態(tài)值帶出此進程 :REG LATCH1: PROCESS (LOCK) 此進程中，在 LOCK的上升沿，將轉換好的數據鎖入 BEGIN IF LOCK=39。 END IF。139。 REG: PROCESS (CLK) BEGIN IF (CLK39。 END CASE 。 next_state = st0。OE=39。LOCK=39。START=39。 開啟 OE,輸出轉換好的數據 WHEN st4= ALE=39。139。039。039。039。 END IF 。) THEN next_state = st3。 IF (EOC=39。OE=39。LOCK=39。START=39。 啟動采樣 WHEN st2= ALE=39。039。039。139。139。 next_state = st1。OE=39。LOCK=39。START=39。 COM: PROCESS(current_state,EOC) BEGIN