【正文】 而變量的值一經(jīng)賦值就變成新的值。 end a。 carryout = tmp。 for i in 3 downto 0 loop tmp := a_bus(i) AND tmp。 begin tmp := 39。 end a。 carryout = tmp。 for i in 3 downto 0 loop tmp = a_bus(i) AND tmp。 begin process(a_bus) begin tmp = 39。此后 執(zhí)行 d:=c， 所以 :X =B+ A。 Y= B+C。 E N D p r o ce ss。 d := c。 BEGIN d := a 。Y=B+C。 D 中最初代入的值是 A，接著代入 C值，在時(shí)間上有一個(gè)Δ延時(shí)，但由于在代入時(shí)不進(jìn)行處理，因此 D 的最終值是 C。 結(jié)果 :X =B+ C。y =b +d。 x= b+d。信號(hào)實(shí)際代入過(guò)程和代入語(yǔ)句的處理是分開(kāi)進(jìn)行的。 例 :變量 A A A3 A3:=A1+A2 AFTER 10ns(錯(cuò) ) 例 :信號(hào) S S2 S1=S2 AFTER 10ns(對(duì) ) 2)變量賦值符用“ :=”，信號(hào)用“ =”代入。 1)變量在賦值時(shí)不能產(chǎn)生附加延時(shí)。進(jìn)程執(zhí)行時(shí)，只從信號(hào)所對(duì)應(yīng)的實(shí)體取值，只要不 碰到 wait 語(yǔ)句或進(jìn)程執(zhí)行結(jié)束，進(jìn)程執(zhí)行過(guò)程中信號(hào)是不進(jìn)行代入的。由于信號(hào)代入語(yǔ)句是同時(shí)進(jìn)行處理的，因此，實(shí)際代入過(guò)程和代入語(yǔ)句的處理是分開(kāi)進(jìn)行的。信號(hào)代入語(yǔ)句采用“ =”代入符，該語(yǔ)句即使被執(zhí)行也不會(huì)使信號(hào)立即發(fā)生代入。在執(zhí)行下一條語(yǔ)句時(shí)，該變量的值就為上一句新賦的值。 4. 信號(hào)和變量值代入的區(qū)別 信號(hào)和變量值的代入 不僅形式不同，而且其操作過(guò)程也不同。 end process。 end loop。139。 architecture a of start is signal tmp : std_logic。在 Max＋ PlusII中被忽略。 信號(hào)（ Signals） 代表連線， Port 也是一種信號(hào) 。 SIGNAL S_CLK:BIT:=39。 信號(hào)說(shuō)明的格式 : SIGNAL 信號(hào)名；數(shù)據(jù)類(lèi)型 約束條件 :=表達(dá)式； 例 :SIGNAL a,b,c:STD_LOGIC。它除了沒(méi)有數(shù)據(jù)流動(dòng)方向說(shuō)明以外，其它性質(zhì)幾乎和前面所述的端口概念一致。在仿真過(guò)程中，它不像信號(hào)那樣，到了規(guī)定的仿真時(shí)間才進(jìn)行賦值，變量是立即生效的。 變量說(shuō)明的格式 : VARIABLE 變量名 :數(shù)據(jù)類(lèi)型 約束條件 :=表達(dá)式； 例 :VARIABLE X， Y:INTEGER； VARIABLE C:INTEGER RANGE 0 TO 255:=10； (表示變量 C的數(shù)據(jù)類(lèi)型是整型，變量范圍從 0 到 255，初始值為 10。 用 := 進(jìn)行賦值 variable result : std_logic := 39。 2. 變量（ Variable） 主要用于對(duì)暫時(shí)數(shù)據(jù)進(jìn)行局部存儲(chǔ)。 CONSTANT ABUS:STD_LOGIC_VECTOR:=“ 0011” 。通常賦值在程序開(kāi)始前進(jìn)行，該值的數(shù)據(jù)類(lèi)型則在說(shuō)明語(yǔ)句中指明。 合法的標(biāo)識(shí)符： Decoder_1， FFT， Sig_N， Not_Ack， State0， Idle 非法的標(biāo)識(shí)符： _Decoder_1 起始為非英文字母 2FFT 起始為數(shù)字 Sig_N 符號(hào)“ ” 不能成為標(biāo)識(shí)符的構(gòu)成 NotAck 符號(hào)“ ” 不能成為標(biāo)識(shí)符的構(gòu)成 RyY_RST_ 標(biāo)識(shí)符的最后不能是下劃線“ _” data_ _BUS 標(biāo)識(shí)符中不能有雙下劃線 return 關(guān)鍵詞 數(shù)據(jù)對(duì)象 1. 常數(shù) (CONSTANT) 常數(shù)是一個(gè)固定的值。但是目前仍有許多 VHDL工具不支持?jǐn)U展標(biāo)識(shí)符。擴(kuò)展標(biāo)識(shí)符如果含有一個(gè)反斜杠則用兩個(gè)反斜杠來(lái)代替它。 ?? 兩個(gè)反斜杠之前允許有多個(gè)下劃線相鄰， 擴(kuò)展標(biāo)識(shí)符要分大小寫(xiě)。 ?? 允許包含圖形符號(hào) (如回車(chē)符、換行符等 )， 也允許包含空格符。 ?? 標(biāo)識(shí)符中的英語(yǔ)字母不分大小寫(xiě)。 ?? 任何標(biāo)識(shí)符必須以英文字母開(kāi)頭。 例 :見(jiàn)例 1(半加法器 ) VHDL 語(yǔ)言要素 標(biāo)示符 標(biāo)識(shí)符是最常用的操作符，標(biāo)識(shí)符可以是常數(shù)、變量、信號(hào)、端口、子程序或參數(shù) 的名字。 構(gòu)造體結(jié)構(gòu)描述如下 : ARCHITECTURE 構(gòu)造體名 OF 實(shí)體名 IS [定義語(yǔ)句 ]內(nèi)部信號(hào)，常數(shù)，數(shù)據(jù)類(lèi)型，函數(shù)的定義； BEGIN [并行處理語(yǔ)句 ]； END 構(gòu)造體名； （ 1）構(gòu)造體名稱(chēng)的命名 行為描述 : ARCHITECTURE behav OF 實(shí)體名 IS 數(shù)據(jù)流描述 : ARCHITECTURE dataflow OF 實(shí)體名 IS 結(jié)構(gòu)描述 : ARCHITECTURE structural OF 實(shí)體名 IS （ 2）定義語(yǔ)句 對(duì)構(gòu)造體內(nèi)部的信號(hào)、常數(shù)、數(shù)據(jù)類(lèi)型和函數(shù)進(jìn)行說(shuō)明，沒(méi)有方向說(shuō)明。構(gòu)造體對(duì)其基本設(shè)計(jì)單元的輸入輸出關(guān)系可以用 3 種方式描述。 BIT_VECTOR 與 STD_LOGI_VECTOR 的區(qū)別 : BIT_VECTOR 可以表示二進(jìn)制、八進(jìn)制、十六進(jìn)制數(shù)，而 STD_LOGIC_VECTOR 表示的是二進(jìn)制數(shù)。 B：數(shù)據(jù)類(lèi)型 :VHDL 語(yǔ)言有 10 種數(shù)據(jù)類(lèi)型，在邏輯電路設(shè)計(jì)中只有兩種 :BIT(邏輯量 )和 BIT_VECTOR(一組二進(jìn)制數(shù) )。 （ 2）端口說(shuō)明 : 對(duì)設(shè)計(jì)實(shí)體與外部接口的描述。 ?? q=tmp AFTER m。 實(shí)體的一般格式 : ENTITY 實(shí)體名 IS [類(lèi)屬參數(shù)說(shuō)明 ]； [端口說(shuō)明 ]； END 實(shí)體名； （ 1）類(lèi)屬參數(shù)說(shuō)明 : 置于端口說(shuō)明之前，用于指定參數(shù)。 實(shí)體說(shuō)明 實(shí)體的結(jié)構(gòu)由實(shí)體名、類(lèi)屬表、端口表、實(shí)體說(shuō)明部分和實(shí)體語(yǔ)句部分組成。 s=c AND d。 d=a and b。 ARCHITECTURE half1 of half_adder IS 構(gòu)造體命名 定義語(yǔ)句 signal c,d :STD_LOGIC。 端口說(shuō)明 s,co:OUT STD_LOGIC)。 庫(kù) USE 。如圖可以看出，實(shí)體說(shuō)明是二選一器件外部引腳的定義；而構(gòu)造體則描述了二選一期間的邏輯電路和邏輯關(guān)系。他們都由實(shí) 體說(shuō)明（ entity declaration）和構(gòu)造體（ architecture body）兩部分構(gòu)成。一個(gè)基本設(shè)計(jì)單元，簡(jiǎn)單的可以是一個(gè)與門(mén)（ and gate），復(fù)雜點(diǎn)可以是一個(gè)微處理器或一個(gè)系統(tǒng)。正確的編碼方法是，首先要做到對(duì)所需實(shí)現(xiàn)的硬件電路“胸有成竹”，對(duì)該部分硬件的結(jié)構(gòu)與連接十分清晰，然后用合適的硬件描述語(yǔ)言的語(yǔ)句表達(dá)出來(lái)即可。由于每個(gè)工程師對(duì)語(yǔ)言規(guī)則、對(duì)電路行為的理解程度不同，每個(gè)人的編程風(fēng)格不同 ,往往同樣的系統(tǒng)功能，描述的方式是不一樣的，綜合出來(lái)的電路結(jié)構(gòu)更是大相徑庭。初學(xué)者，特別是由軟件轉(zhuǎn)行的初學(xué)者，采用硬件描述語(yǔ)言 (VHDL)設(shè)計(jì)數(shù)字邏輯系統(tǒng)時(shí)， 有時(shí)會(huì)與所描述的具體硬件電路結(jié)構(gòu)相脫節(jié)，而片面追求代碼的整潔、簡(jiǎn)短，這是錯(cuò)誤的，是與評(píng)價(jià)硬件描述語(yǔ)言的標(biāo)準(zhǔn)背道而馳的。雖然它使用了計(jì)算機(jī)程序語(yǔ)言的形式，但是硬件描述語(yǔ)言描述的是硬件的抽象，它的最終實(shí)現(xiàn)是芯片內(nèi)部的硬件電路。 (3) VHDL 標(biāo)準(zhǔn)、規(guī)范，是最早定為 IEEE 標(biāo)準(zhǔn)的硬件描述語(yǔ)言，使用廣泛，絕大多數(shù)的 EDA工具都支持 VHDL，這對(duì) VHDL 的進(jìn)一步推廣和應(yīng)用創(chuàng)造了 一個(gè)良好的環(huán)境。 (2) 設(shè)計(jì)的生命力強(qiáng)。 綜上所述， VHDL 的主要優(yōu)點(diǎn)如下 ： (1) 具有很強(qiáng)的行為描述能力和多層次描述硬件功能的能力，支持自頂向下的設(shè)計(jì)方法是系統(tǒng)設(shè)計(jì)領(lǐng)域中使用最多的硬件描述語(yǔ)言之一。它是一種在多層次的設(shè)計(jì)中，高層次的設(shè)計(jì)模塊調(diào)用低層次的設(shè)計(jì)模塊，或者直接用門(mén)電路設(shè)計(jì)單元構(gòu)成一個(gè)復(fù)雜的邏輯電路的描 述方法。寄存器傳輸描述風(fēng)格適用于寄存器傳輸?shù)脑O(shè)計(jì)描述。 寄存器傳輸級(jí) (RTL) 描述是一種明確規(guī)定寄存器的描述方法，這種描述要么采用寄存器硬件的一一對(duì)應(yīng)的直接描述，要么采用寄存器之間的功能描述。在行為描述方式的程序中，大量采用算術(shù)運(yùn)算、關(guān)系運(yùn)算、慣性延遲、傳輸延遲等難以進(jìn)行邏輯綜合的 VHDL 語(yǔ)句。從概念上講，純行為描述是輸入和輸出關(guān)系的描述，例如布爾方程組就是組合邏輯網(wǎng)絡(luò)的行為描述。因?yàn)楸仨毾葘⒏鱾€(gè)小模塊完成，所以使用這種方法對(duì)設(shè)計(jì)人員之間相互進(jìn)行協(xié)作有比較高的要求。自下而上的設(shè)計(jì)方法是一種傳統(tǒng)的設(shè)計(jì)方法，對(duì)設(shè)計(jì)進(jìn)行逐次劃分的過(guò)程是從存在的基本單元出發(fā)，相當(dāng)于從整個(gè)設(shè)計(jì)樹(shù)中的最末枝上的單元出發(fā)，基本單元要么是已經(jīng)制造出的單元，要么是其他項(xiàng)目已開(kāi)發(fā)好的單元或者是可外購(gòu)得到的單元，這種設(shè)計(jì)方法與只用硬件在模擬實(shí)驗(yàn)板上建立一個(gè)系統(tǒng)的步驟有密切聯(lián)系。自頂向下的設(shè)計(jì)方法方便了從系統(tǒng)劃分和管理整個(gè)項(xiàng)目， 使得幾十萬(wàn)門(mén)甚至幾百萬(wàn)門(mén)規(guī)模的復(fù)雜數(shù)字電路的設(shè)計(jì)成為可能，并可避免不必要的重復(fù)設(shè)計(jì)，提高了設(shè)計(jì)的一次成功率。 自頂向下設(shè)計(jì)方法的優(yōu)點(diǎn)是：在設(shè)計(jì)周期開(kāi)始就做好了系統(tǒng)分析，先將系統(tǒng)設(shè)計(jì)分成幾個(gè)子設(shè)計(jì)模塊，對(duì)于每個(gè)子設(shè)計(jì)模塊進(jìn)行設(shè)計(jì)、調(diào)試和仿真。第三層是邏輯綜合，該階段是利用邏輯綜合工具，將 RTL方式描述的程序轉(zhuǎn)換成用基本元件表示的文件 (門(mén)級(jí)網(wǎng)表 )。第二層是 RTL 方式描述，這一層描述硬件的具體實(shí)現(xiàn)。目的是試圖在系統(tǒng)設(shè)計(jì)的初始階段，通過(guò)對(duì)行為描述的仿真來(lái)發(fā)現(xiàn)設(shè)計(jì)中存在的問(wèn)題。 RTL 代碼的最大特點(diǎn)是“可綜合”。其中比較重要的層次有系統(tǒng)級(jí) (System)、算法級(jí) (Algorithm)、寄存器傳輸級(jí) (RTL)、邏輯級(jí) (Logic)、門(mén)級(jí) (Gate)、電路開(kāi)關(guān)級(jí) (Switch)設(shè)計(jì)等。在維護(hù)系統(tǒng)、重新設(shè)計(jì)或更改部分時(shí)，可以用原來(lái)的測(cè)試集對(duì)修改過(guò)的 VHDL 描述重新模擬。因此可以對(duì)由高層次行為描述子系統(tǒng)及低層次詳細(xì)實(shí)現(xiàn)子系統(tǒng)所組成的系統(tǒng)進(jìn)行模擬。 VHDL 支持行為領(lǐng)域和結(jié)構(gòu)領(lǐng)域的硬件描述，并且可以從最抽象的系統(tǒng)級(jí)一直到最精確的邏輯級(jí)。它可以描述抽象的系統(tǒng)級(jí) ，也可以描述具體的邏輯級(jí)。 VHDL 描述能力很強(qiáng)，既可以被計(jì)算機(jī)閱讀又可以被人閱讀，它支持硬件的設(shè)計(jì)、驗(yàn)證、綜合和測(cè)試。 1987 年由 IEEE 標(biāo)準(zhǔn)化委員會(huì)確定為標(biāo)準(zhǔn)硬件設(shè)計(jì)語(yǔ)言， 1993年進(jìn)一步修訂，定為 IEEE1076— 1993 標(biāo)準(zhǔn)。VHDL 是美國(guó)國(guó)防部在 20 世紀(jì) 80 年代初研究 VHISC 計(jì)劃時(shí)組織開(kāi)發(fā)的。它比用電路原理圖表示硬件電路的特性更有效。 在這樣的技術(shù)背景下，能大大降低設(shè)計(jì)難度的硬件描述語(yǔ)言設(shè)計(jì)方法正越來(lái)越廣泛地被采用。 思考與習(xí)題一 1. EDA 技術(shù)的發(fā)展分哪幾個(gè)階段 ？ 2. EDA 的英文全稱(chēng)是什么？ EDA 的中文含義是什么？ 3. 什么是硬件描述語(yǔ)言？它和一般的高級(jí)語(yǔ)言相比 有哪些優(yōu)點(diǎn)？ 4. 常用的硬件描述語(yǔ)言有哪幾種？這些硬件描述語(yǔ)言在邏輯描述方面有什么區(qū)別？ 5. 可編程邏輯器件分哪幾種類(lèi)型？ 6. EDA 技術(shù)有哪些優(yōu)勢(shì)？ 7. EDA 技術(shù)的發(fā)展趨勢(shì)？ 8. 敘述 EDA 的可編程邏輯器件的設(shè)計(jì)流程？ 第三章 硬件描述語(yǔ)言 HDL 概述 隨著集成電路設(shè)計(jì)規(guī)模的增大和復(fù)雜程度的日益增高，用傳統(tǒng)的方法進(jìn)行芯片或系統(tǒng)設(shè)計(jì)已不能滿足要求，迫切需要提高設(shè)計(jì)效率。 作為矛盾的兩個(gè)組成部分，面積和速度的地位是不一樣的。這兩種目標(biāo)充分體現(xiàn)了面積和速度平衡的思想。 同時(shí)具備設(shè)計(jì)面積小，運(yùn)行頻率又最高是不現(xiàn)實(shí)的。而”速度“指設(shè)計(jì)在芯片上穩(wěn)定運(yùn)行時(shí)，所能夠達(dá)到的最高頻率，這個(gè)頻率由設(shè)計(jì)的時(shí)序、時(shí)鐘周期、芯片管腳到管腳的延遲時(shí)間等眾多時(shí)序參數(shù)決定。這里“面積”指一個(gè)電路設(shè)計(jì)所消耗 FPGA/CPLD的邏輯資源的數(shù)量，對(duì)于 FPGA可以用所消耗的觸發(fā)器（ FF）和查找表（ LUT）的數(shù)量來(lái)衡量。一般來(lái)說(shuō)，不同的 FPGA廠商提供了適用于自己的 FPGA電路的專(zhuān)用仿真綜合工具。綜合工具就是幫助設(shè)計(jì)者進(jìn)行這種轉(zhuǎn)換的軟件工具。 （ 6）將 BIT 流文件或熔絲圖文件下載到 FPGA或 CPLD 芯片中，在硬件上實(shí)現(xiàn)設(shè)計(jì)者用電路原理圖或硬件描述語(yǔ)言描述的設(shè)計(jì)。由于不同的器件、不同的布局布線造成不同的延時(shí)，因此對(duì)系統(tǒng)進(jìn)行時(shí)序仿真，檢驗(yàn)設(shè)計(jì)性能，消除競(jìng)爭(zhēng)冒 險(xiǎn)是必不可少的步驟。映射工具把邏輯門(mén)映射到 FPGA芯片中的查找表（ LUT）單元或 CPLD 芯片中的通用邏輯單元（ GLB），布局布線工具將這些邏輯門(mén)和邏輯單元連接在一起，實(shí)現(xiàn)復(fù)雜的數(shù)字邏輯系統(tǒng)。實(shí)現(xiàn)工具包括映射工具（ Mapping Tool)和布局布線工具（ Placeamp。這一步在 PLD 開(kāi)發(fā)過(guò)程中最為關(guān)鍵，影響綜合質(zhì)量的因素有兩個(gè)，即代碼質(zhì)量和綜合軟件性能。 （ 2） 使用邏輯綜合工具，將源文件調(diào)入邏輯綜合軟件進(jìn)行邏輯分析處理，即將高層次描述（行為或數(shù)據(jù)流級(jí)描述）轉(zhuǎn)化為低