邏輯門電路vppt課件(參考版)
2025-05-10 02:17本頁面
【正文】 CMOS電路的優(yōu)點 ? 功耗小 ： CMOS門工作時，總是一管導通另一管截止，因而幾乎不由電源吸取電流其功耗極??； ? CMOS電路功耗低內(nèi)部發(fā)熱量小， 集成度可大大提高； ? 抗幅射能力強 ， MOS管是多數(shù)載流子工作，射線輻 射對多數(shù)載流子濃度影響不大； ? 電壓范圍寬 ： CMOS門電路輸出高電平 VOH ≈ VDD，低電平 VOL ≈ 0V； ? 輸出電流比較大 ：扇出能力較大，一般可以大于 50； ? 在使用和存放時應注意靜電屏蔽，焊接時電烙鐵應接地良好； 門電路使用中的問題 ? 輸出端不能直接接地或電源 ? 多余輸入端的處理 ? TTL門電路輸入端接電阻的情況 ? 外接負載問題 ? TTL與 CMOS配合問題 ? 邏輯電平的配合 ? 驅(qū)動能力的配合 TTL/MOS門電路比較 ? 74TTL系列 ? 74H 延遲時間 : 20 ns 功耗 : 22 mW ? 74S 延遲時間 : 4 ns ? 74LS 延遲時間 : 9 ns 功耗 : 2 mW ? ECL門電路 ? 延遲時間 : 1 ns 功耗大 ? MOS門電路 ? NMOS, PMOS ? CMOS 延遲時間 : 9 ns 功耗低 。 CMOS模擬開關 電路圖 邏輯符號 ? CMOS模擬開關 是 控制模擬信號傳輸?shù)? 一種電子開關 ， 開關的通斷由數(shù)字信 號控制 。 2. 當控制端 C為高電平時 ， TN、 TP中至少有一只管子導通 ， 使 VO=VI， 相當于開關接通 ， 傳輸門傳輸信息 。B+ VD D 1TN1ARL+ VD D 2F = A B?輸出相連實現(xiàn) “ 線與 ”功能 CMOS三態(tài)門 ? 在 CMOS反相器的基礎上增加 ? NMOS管 T’1 ? PMOS管 T’2 EN=1, T’1和 T’2截止 , 禁止態(tài) 。 ? 電路 實現(xiàn)邏輯 “非” 功能 AF? CMOS邏輯門電路 CMOS與非門 ? CMOS與非門 通過驅(qū)動管 (NMOS管 )串聯(lián) ， 實現(xiàn) “ 與 ” 功能 . ? 當 A和 B為高電平時 ? 輸出低電平 ? 當 A和 B有一個或一個以上為低電平時 ? 輸出高電平 ? 電路實現(xiàn) “與非” 邏輯功能 ABF ?CMOS或非門 ? CMOS或非門 通過驅(qū)動管并聯(lián) ， 實現(xiàn) “ 或 ” 功能 。 MOS管導通電阻比晶體三極管的飽和導通電阻要大得多，RD也比 RC大，所以它的開通和關閉時間，也比晶體管長，動態(tài)特性較差。在驅(qū)動電路中允許情況下，也可和已使用端并聯(lián)使用（對于與非門，輸入并聯(lián)一般不會加重負載，其它門將根據(jù)內(nèi)部電路情況確定） 。 TTL電路使用中注意的問題 ⑶ 為避免干擾， 不使用的輸入端應該根據(jù)邏輯功能的要求接低電平或接高電平 。ABF 21(a)OC門電路 (b)三態(tài)門電路 ⑴ 所用的電源電壓應該在指定范圍內(nèi)工作，74系列電路的 VCC=— ⑵ 除集電極開路門（簡稱 OC門）和三態(tài)門外，多個 TTL電路的輸出端不能直接相連。ABR LF 1V CCamp。 amp。 (1) 計算 Rlmax 當所有 OC門均為截止態(tài)時， 并接輸出高電平： LRLCCOHiHOHRLRIUUmInII????若使： O H m i nOH UU ?
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