【正文】 END COMM。 END IF。 END IF。 IF(RDATACRC(4 DOWNTO 0) /=RDTEMP(11 DOWNTO 7)) THEN ERROR1=39。RT=39。139。139。 END IF。 39。039。RDTEMP(5 DOWNTO 0)amp。139。RCRCVAR:=RDTEMP(11 DOWNTO 6)XOR MULTI_COEF。039。139。139。039。)。RCNT=(OTHERS=39。)THEN RDTEMP=DATACRCI(16 DOWNTO 5)。AND HRECV=39。)THEN IF(RT=39。EVENT AND CLK = 39。BEGINPROCESS(CLK,HRECV) VARIABLE RCRCVAR : STD_LOGIC_VECTOR(5 DOWNTO 0)。 SIGNAL RDATACRC:STD_LOGIC_VECTOR(16 DOWNTO 0)。 SIGNAL RCNT:STD_LOGIC_VECTOR(4 DOWNTO 0)。END CRCREC。 RDATA:OUT STD_LOGIC_VECTOR(11 DOWNTO 0)。ENTITY CRCREC IS PORT( DATACRCI:IN STD_LOGIC_VECTOR(16 DOWNTO 0)。USE 。附 錄BCRC校驗(yàn)查錯(cuò)模塊LIBRARY IEEE。END PROCESS。END IF。 ST=39。 AND CNT=8) THEN HSEND=39。 ELSIF(ST=39。139。 DTEMP(11 DOWNTO 7)。139。 END IF。 39。039。 DTEMP(5 DOWNTO 0) amp。)THEN CRCVAR:=DTEMP(11 DOWNTO 6)XOR MULTI_COEF。 IF(DTEMP(11)=39。139。139。039。)。CNT=(OTHERS=39。)THEN DTEMP=SDATA。AND DATALD=39。)THEN IF(ST=39。EVENT AND CLK = 39。BEGIN PROCESS(CLK) VARIABLE CRCVAR : STD_LOGIC_VECTOR(5 DOWNTO 0)。 SIGNAL RDATACRC:STD_LOGIC_VECTOR(16 DOWNTO 0)。 SIGNAL CNT :STD_LOGIC_VECTOR(4 DOWNTO 0)。END CRCSEND。 DATACRCO:OUT STD_LOGIC_VECTOR(16 DOWNTO 0)。ENTITY CRCSEND IS PORT( SDATA:IN STD_LOGIC_VECTOR(11 DOWNTO 0)。USE 。此外，我還要對在這次設(shè)計(jì)中，幫助和支持我的同學(xué)，表示感謝！ 此外，我還要對在這次設(shè)計(jì)中，幫助和支持我的同學(xué)，表示感謝！參考文獻(xiàn)[1] 樊昌信，曹麗娜 通信原理 北京：國防工業(yè)出版社，2009[2] 李斗，殷悅，羅燕 信息論與編碼理論 北京：電子工業(yè)出版社，2004[3] 廖海紅，通信系統(tǒng)的CRC算法的研究和工程實(shí)現(xiàn)[D] 北京:北京郵電大學(xué)信息工程學(xué)院，2006[4] 王新梅，肖國鎮(zhèn) 糾錯(cuò)碼原理與方法（修訂版） 西安：西安電子科技大學(xué)出版社，2001[5] 張宗橙 糾錯(cuò)編碼原理和應(yīng)用 北京：電子工業(yè)出版社，2003[6] 劉春陽 基于FPGA的串行通信實(shí)現(xiàn)與CRC校驗(yàn) 北京：北京化工大學(xué)，2006[7] 傅祖蕓 信息論基礎(chǔ)理論與應(yīng)用 北京：電子工業(yè)出版社，2001[8] 萬哲先 代數(shù)與編碼 北京：科學(xué)出版社，1980[9] 曹雪虹 信息論與編碼 北京：清華大學(xué)出版社，2009[10] 同濟(jì)大學(xué)應(yīng)用數(shù)學(xué)系 線性代數(shù) 北京：高等教育出版社，2008[11] 徐秀娟 線性代數(shù) 北京：科學(xué)出版社，2007[12] 潘松，王國棟 VHDL實(shí)用教程（第二版）【M】.成都：電子科技大學(xué)出版社，2001[13] 潘松 EDA技術(shù)實(shí)用教程（第四版）[M].北京：科學(xué)出版社，2005[14] 張宇，劉鳳榮，楊瑞朋 基于FPGA的CRC算法和VHDL設(shè)計(jì) 鄭州：防空兵指揮學(xué)院，2010[15] 井海明，高占鳳 用VHDL設(shè)計(jì)CRC發(fā)生器和校驗(yàn)器 石家莊：石家莊鐵道學(xué)院，2004[16] Berrou C，Glavieux A，Tthitimajshima P. Near Shannon Limit Error Correcting Coding and Decoding:Turbo . Commun.,1993:10641070 [17] Gallager R,Lowdensity Paritycheck codes,IRE IT,1962,8(1):2128[18] John Edition 1995[19] Lucky R W,Salz J,Weldon, of Data Communication,McGrawHill,1968四川理工學(xué)院本科畢業(yè)（設(shè)計(jì)）論文附 錄A程序代碼CRC校驗(yàn)生成模塊：LIBRARY IEEE。滴水之恩，當(dāng)涌泉相報(bào)。從設(shè)計(jì)的選題到資料的搜集直至最后設(shè)計(jì)的修改的整個(gè)過程中，花費(fèi)了陳老師很多的寶貴時(shí)間和精力，在此向?qū)煴硎局孕牡馗兄x！導(dǎo)師嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度，開拓進(jìn)取的精神和高度的責(zé)任心都將使學(xué)生受益終生！其次在此還要感謝我的室友，在設(shè)計(jì)中遇到問題我們互相學(xué)習(xí)，共同討論，使我受益匪淺。姓名：論文題目致 謝大學(xué)生活即將告一段落，在四川理工學(xué)院學(xué)習(xí)的四年將是我終身難忘，母校對我的培養(yǎng)和各位老師的付出我不甚感激，再此更要特別感謝我的導(dǎo)師陳彬老師，本設(shè)計(jì)的完成是在我們的導(dǎo)師陳彬老師的細(xì)心指導(dǎo)下進(jìn)行的。通過本次設(shè)計(jì)可以看出自己在基礎(chǔ)理論知識方面上存在的薄弱環(huán)節(jié)，看到了自己理論聯(lián)系實(shí)際的不足。在進(jìn)行本設(shè)計(jì)之初對CRC知之甚少，在設(shè)計(jì)的開始階段感到非常的迷茫，常常感覺無從下手，在大量查閱資料之后慢慢的找到了一點(diǎn)突破口，了解到設(shè)計(jì)循環(huán)冗余校驗(yàn)碼需要深厚的理論基礎(chǔ)，而且涉及的理論學(xué)科范圍較廣囊括了大學(xué)期間的多門重要基礎(chǔ)課程。 圖45 CRC解碼仿真 循環(huán)冗余碼編碼模塊與解碼模塊聯(lián)合運(yùn)行模塊聯(lián)合連接示意圖:圖46 CRC編解碼模塊連接聯(lián)合仿真波形圖:將CRC編碼器與CRC解碼器兩個(gè)程序模塊進(jìn)行組合，編碼和解碼一次仿真中完成，從仿真波形整數(shù)據(jù)可以看出數(shù)據(jù)結(jié)果與兩個(gè)模塊單獨(dú)工作時(shí)產(chǎn)生的數(shù)據(jù)相吻合，經(jīng)過多組數(shù)據(jù)的驗(yàn)證，表明CRC編解碼模塊聯(lián)合工作正常，數(shù)據(jù)結(jié)果正確可靠。 end hev。 end if。 end if。 if(rdatacrc(4 downto 0) /=rdtemp(11 downto 7)) then error1=39。 rt=39。139。139。 end if。 39。039。 rdtemp(5 downto 0)amp。139。 rcrcvar:=rdtemp(11 downto 6)xor multi_coef。039。139。139。039。)。 rt=(others=39。)then rdtemp=coded_data(16 DOWNTO 5)。and reception=39。)then if(rt=39。event and clk = 39。110011010101多項(xiàng)式表示為：110101多項(xiàng)式表示為：多項(xiàng)式五位二進(jìn)制表示01000編碼后的CRC編碼：11001101010101000用信息多項(xiàng)式表示為圖43 CRC生成模塊仿真 解碼模塊設(shè)計(jì)與仿真根據(jù)前面的論述,程序校驗(yàn)采用CRC碼中包含的數(shù)據(jù)信息位與生成多項(xiàng)式相除,將得到的結(jié)果與CRC碼中的校驗(yàn)位作比較,如果相等則判為數(shù)據(jù)傳輸無誤,反之判為數(shù)據(jù)傳輸錯(cuò)誤,用VHDL代碼實(shí)現(xiàn)運(yùn)算的程序如下:process(clk,reception) variable rcrcvar : std_logic_vector(5 downto 0)。 end hev。 end if。039。039。139。t=t+1。 send=39。 and t=7)then coded_data=sdatam amp。 elsif(st=39。039。 else dtemp=dtemp(10 downto 0) amp。 39。 dtemp=crcvar(4 downto 0)amp。139。 and t7)then t=t+1。 elsif(st=39。 st=39。 sen