【正文】 )THEN IF(R。EVENT AND CLK = 39。 BEGIN PROCESS(CLK,HRECV) VARIABLE RCRCVAR : STD_LOGIC_VECTOR(5 DOWNTO 0)。 SIGNAL RDATACRC:STD_LOGIC_VECTOR(16 DOWNTO 0)。 SIGNAL RCNT:STD_LOGIC_VECTOR(4 DOWNTO 0)。 END CRCREC。 RDATA:OUT STD_LOGIC_VECTOR(11 DOWNTO 0)。 ENTITY CRCREC IS PORT( DATACRCI:IN STD_LOGIC_VECTOR(16 DOWNTO 0)。 USE 。 32 附 錄 B CRC 校驗(yàn)查錯(cuò)模塊 LIBRARY IEEE。 END PROCESS。 END IF。 ST=39。 AND CNT=8) THEN HSEND=39。 ELSIF(ST=39。139。 DTEMP(11 DOWNTO 7)。139。 END IF。 39。039。 DTEMP(5 DOWNTO 0) amp。)THEN CRCVAR:=DTEMP(11 DOWNTO 6)XOR MULTI_COEF。 IF(DTEMP(11)=39。139。139。039。)。 CNT=(OTHERS=39。)THEN DTEMP=SDATA。AND DATALD=39。)THEN IF(ST=39。EVENT AND CLK = 39。 BEGIN PROCESS(CLK) VARIABLE CRCVAR : STD_LOGIC_VECTOR(5 DOWNTO 0)。 SIGNAL RDATACRC:STD_LOGIC_VECTOR(16 DOWNTO 0)。 SIGNAL CNT :STD_LOGIC_VECTOR(4 DOWNTO 0)。 END CRCSEND。 DATACRCO:OUT STD_LOGIC_VECTOR(16 DOWNTO 0)。 ENTITY CRCSEND IS PORT( SDATA:IN STD_LOGIC_VECTOR(11 DOWNTO 0)。 USE 。 此外，我還要對在這次設(shè)計(jì)中，幫助和支持我的同學(xué)，表示感謝！ 此外，我還要對在這次設(shè)計(jì)中，幫助和支持我的同學(xué)，表示感謝！ 姓名：論文題目 29 參考文獻(xiàn) [1] 樊昌信，曹麗娜 通信原理 北京：國防工業(yè)出版社， 2021 [2] 李斗，殷悅，羅燕 信息論與編碼理論 北京：電子工業(yè)出版社， 2021 [3] 廖海紅，通信系統(tǒng)的 CRC 算法的研究和工程實(shí)現(xiàn) [D] 北京 :北京郵電大學(xué)信息工 程學(xué)院， 2021 [4] 王新梅，肖國鎮(zhèn) 糾錯(cuò)碼 原理與方法（修訂版） 西安：西安電子科技大學(xué)出版社， 2021 [5] 張宗橙 糾錯(cuò)編碼原理和應(yīng)用 北京：電子工業(yè)出版社， 2021 [6] 劉春陽 基于 FPGA的串行通信實(shí)現(xiàn)與 CRC 校驗(yàn) 北京：北京化工大學(xué)， 2021 [7] 傅祖蕓 信息論 基礎(chǔ)理論與應(yīng)用 北京：電子工業(yè)出版社， 2021 [8] 萬哲先 代數(shù)與編碼 北京：科學(xué)出版社， 1980 [9] 曹雪虹 信息論與編碼 北京：清華大學(xué)出版社， 2021 [10] 同濟(jì)大學(xué)應(yīng)用數(shù)學(xué)系 線性代數(shù) 北京：高等 教育出版社， 2021 [11] 徐秀娟 線性代數(shù) 北京：科學(xué)出版社， 2021 [12] 潘松，王國棟 VHDL 實(shí)用教程（第二版）【 M】 .成都：電子科技大學(xué)出版社， 2021 [13] 潘松 EDA技術(shù)實(shí)用教程（第四版） [M].北京：科學(xué)出版社， 2021 [14] 張宇，劉鳳榮，楊瑞朋 基于 FPGA的 CRC 算法和 VHDL 設(shè)計(jì) 鄭州：防空兵指揮學(xué)院， 2021 [15] 井海明，高占鳳 用 VHDL 設(shè)計(jì) CRC 發(fā)生器和校驗(yàn)器 石家莊：石家莊鐵道學(xué)院， 2021 [16] Berrou C， Glavieux A， Tthitimajshima P. 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Commun.,1993:10641070 [17] Gallager R,Lowdensity Paritycheck codes,IRE IT,1962,8(1):2128 [18] John Edition 1995 [19] Lucky R W,Salz J,Weldon, of Data Communication,McGrawHill,1968 30 附 錄 A 程序代碼 CRC 校驗(yàn)生成模塊： LIBRARY IEEE。滴水之恩，當(dāng)涌泉相報(bào)。從設(shè)計(jì)的選題到資料的搜集直至最后設(shè)計(jì)的修改的整個(gè)過程中，花費(fèi)了 陳 老師很多的寶貴時(shí)間和精力，在此向?qū)煴硎局孕牡馗兄x！導(dǎo)師嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度，開拓進(jìn)取的精神和高度的責(zé)任心都將使學(xué)生受益終生！ 其次在此還要感謝我的室友，在設(shè)計(jì)中遇到問題我們互相學(xué)習(xí)，共同討論，使我受益匪淺。 28 致 謝 大學(xué)生活即將告一 段落，在四川理工學(xué)院學(xué)習(xí)的四年將是我終身難忘，母校對我的培養(yǎng)和各位老師的付出我不甚感激，再此更要特別感謝我的導(dǎo)師陳彬老師， 本設(shè)計(jì)的完成是在我們的導(dǎo)師 陳彬 老師的細(xì)心指導(dǎo)下進(jìn)行的。通過本次設(shè)計(jì)可以看出自己在基礎(chǔ)理論知識方面上存在的薄弱環(huán)節(jié)，看到了自己理論聯(lián)系實(shí)際的不足。在進(jìn)行本設(shè)計(jì)之初對 CRC 知之甚少，在設(shè)計(jì)的開始階段感到非常的迷茫 ，常常感覺無從下手，在大量查閱資料之后慢慢的找到了一點(diǎn)突破口，了解到設(shè)計(jì)循環(huán)冗余校驗(yàn)碼需要深厚的理論基礎(chǔ)，而且涉及的理論學(xué)科范圍較廣囊括了大學(xué)期間的多門重要基礎(chǔ)課程。 11 10 7 6 4 3 2 1x x x x x x x? ? ? ? ? ? ? 635 4 2 11 10 7 6 4 3 211 10 8 68 7 4 28 7 5 35 4 25 4 21111110xxx x x x x x x x x xx x x xx x x xx x x xx x xx x x??? ? ? ? ? ? ? ? ? ?? ? ?? ? ? ?? ? ??????? 100100111 01 01 11 00 11 01 11 01110101110011110101110101110101000000 圖 45 CRC 解碼仿真 循環(huán)冗余碼編碼模塊與解碼模塊聯(lián)合運(yùn)行 模塊聯(lián)合連 接示意圖 : 26 圖 46 CRC 編解碼模塊連接 聯(lián)合仿真波形圖 : 將 CRC編碼器與 CRC 解碼器兩個(gè)程序模塊進(jìn)行組合，編碼和解碼一次仿真中完成，從仿真波形整數(shù)據(jù)可以看出數(shù)據(jù)結(jié)果與兩個(gè)模塊單獨(dú)工作時(shí)產(chǎn)生的數(shù)據(jù)相吻合，經(jīng)過多組數(shù)據(jù)的驗(yàn)證，表明 CRC 編解碼模塊聯(lián)合工作正常，數(shù)據(jù)結(jié)果正確可靠。 end hev。 end if。 end if。 if(rdatacrc(4 downto 0) /=rdtemp(11 downto 7)) then error1=39。 rt=39。139。139。 end if。 39。039。 rdtemp(5 downto 0)amp。139。 rcrcvar:=rdtemp(11 downto 6)xor multi_coef。039。139。139。039。)。 24 rt=(others=39。)then rdtemp=coded_data(16 DOWNTO 5)。and reception=39。)then if(rt=39。event and clk = 39。 110011010101 多項(xiàng)式表示為： 1 1 1 0 7 6 4 2 1x x x x x x? ? ? ? ? ? 110101 多項(xiàng)式表示為： 5 4 2 1x x x??? 635 4 2 11 10 7 6 4 211 10 8 68 7 4 28 7 5 35 4 3 25 4 23111111xxx x x x x x x x xx x x xx x x xx x x xx x x xx x xx??? ? ? ? ? ? ? ? ?? ? ?? ? ? ?? ? ?? ? ? ????四川理工學(xué)院本科生畢業(yè)（論文）設(shè)計(jì) 23 100100111 01 01 11 00 11 01 01 01110101110010110101111101110101001000 多項(xiàng)式 3x 五位二進(jìn)制表示 01000 編碼后的 CRC編碼： 11001101010101000 用信息多項(xiàng)式表示為 1 6 1 5 1 2 1 1 9 7 5 3x x x x x x x x? ? ? ? ? ? ? 圖 43 CRC 生成模塊仿真 解碼模塊設(shè)計(jì)與仿真 根據(jù)前面的論述 ,程序校驗(yàn)采用 CRC 碼中包含的數(shù)據(jù)信息位與生成多項(xiàng)式相除 ,將得到的結(jié)果與 CRC 碼中的校驗(yàn)位作比較 ,如果相等則判為數(shù)據(jù)傳輸無誤 ,反之判為數(shù)據(jù)傳輸錯(cuò)誤 ,用 VHDL代碼實(shí)現(xiàn)運(yùn)算的程序如下 : process(clk,reception) variable rcrcvar : std_logic_vector(5 downto 0)。 end hev。 end if。039。039。139。t=t+1。 send=39。 and t=7)then coded_data=sdatam amp。 22 elsif(st=39。039。 else dtemp=dtemp(10 downto 0) amp。 39。 dtemp=crcvar(4 downto 0)amp。139。 and t7)then t=t+1。 elsif(st=39。 st=39。 send=39。039。 sdatam=data。139。039。139。 begin if(clk39。 輸入、輸出都為并行的 CRC 校驗(yàn)生成方式。在本設(shè)計(jì)中主要應(yīng)用Max+Plus II 開發(fā)軟件，以 VHDL 語言進(jìn)行程序設(shè)計(jì)，通過 Max+Plus II 完成編譯及仿真驗(yàn)證。 CPLD 的復(fù)位采用低電平復(fù)位。 圖 36 JTAG 測試接口 復(fù)位電路設(shè)計(jì) 復(fù)位就是將微機(jī)系統(tǒng)中的硬 件邏輯恢復(fù)到一個(gè)初始的確定狀態(tài)，復(fù)位是現(xiàn)代智能電子系統(tǒng)中不可缺少的組成部分，其與時(shí)鐘系統(tǒng)具有同等重要的地位。 CPLD系統(tǒng)開發(fā)主要用 JTAG 進(jìn)行程序的下載及測試。在本設(shè)計(jì)中采用有源晶振進(jìn)行設(shè)計(jì)。同時(shí)在此系統(tǒng)中增加了 USB 供電設(shè)計(jì)，在無外接電源的時(shí)候可采用 USB 供電。由于 CPLD的 I/O管腳的可配置性，在設(shè)計(jì)中必須考慮 I/O 管腳功能的分配，以便使系統(tǒng)設(shè)計(jì)中 PCB 布局布線簡潔和操作方便。 第四，除法運(yùn)算沒有數(shù)學(xué)上的含義，而是計(jì)算機(jī)中的模 2算法，即每個(gè)數(shù)據(jù)位，與除數(shù)作邏輯異或運(yùn)算，因此不存在進(jìn)位或者借位問題。在實(shí)際應(yīng)用中，我們并不需要考慮這個(gè)最高的 CRC位，因?yàn)樗强偸潜簧崛?，故只要考慮余下的 16 位（或者 32 位）就可以了。通常的做法是在 ? ?Mx的右邊添加相應(yīng)的 CRC 位數(shù)，例如 16 位則需要增加 16 個(gè)數(shù)據(jù)位， 32 位需要增加 32 個(gè)數(shù)據(jù)位。 首先要考慮 CRC 的數(shù)據(jù)位，不管 ? ?Mx有多長的數(shù)據(jù)位，總是希望有一個(gè)固定位數(shù)的 ??Rx，以便在實(shí)現(xiàn)時(shí)可以節(jié)省很多資源。 CRC 與表數(shù)據(jù)做異或運(yùn)算 運(yùn)算結(jié)束嗎？ CRC 左移 n 位 產(chǎn)生 CRC 表索引 初始化 CRC 寄存器 開始 最后異或運(yùn)算 結(jié)束 四川理工學(xué)院本科生畢業(yè)（論文）設(shè)計(jì) 15 8 位數(shù)據(jù)逐位運(yùn)算法實(shí)現(xiàn) CRC 的流程圖如下： 圖 32 逐位運(yùn)算法流程圖 現(xiàn)實(shí)需求分析 CRC碼校驗(yàn)根據(jù)第二章理論分析可知 ,實(shí)現(xiàn) CRC的基本原理 ,簡單的說 ,就是原始數(shù)據(jù)