【正文】 由上圖可知對語音信號進行采集的時候要先對 CPU 的頻率和 AIC23 進行初始化，等待 McBSP 產(chǎn)生中斷如果產(chǎn)生中 斷則等待 McBSP 通道 0 結束傳送后讀取語音數(shù)。若 McBSP 中斷未產(chǎn)生則繼續(xù)等待中斷。 本課題除了用相關的時鐘控制程序，初始化語音編解碼芯片 TLV320AIC23及對其控制的相關程序，還有對多通道緩沖串行口（ MCBSP）的相關初始化及控制程序。（注意：設置這兩位時不能修改其所屬的寄存器的其他狀態(tài)） （ 10）如果需要內(nèi)部產(chǎn)生幀同步信號，將 FRST 置位。 （ 7）接收器和發(fā)送器有效前需要等待兩個時鐘周期。 （ 4）根據(jù)需要設置數(shù)據(jù)采集寄存器（比如 DXR1,2 寫數(shù)） （ 5）令 XRST=RRST=1 來使能串口。 （ 2）當串口處于復位狀態(tài)時，根據(jù)需 要只修改 MCBSP 配置寄存器（不能是配置寄存器）。為了使 MCBSP 接口工作在所希望得模式下，必須在初始化時對相關寄存器進行正確得配置（在程序中子讓會用到一些寄存器， MCBSP 寄存器有 24 個控制寄存器）。芯片 TMS320F2812 有一個多通道緩沖串行口（ MCBSP），在本設計中該串行口與語音編解碼芯片 AIC23 相連。 第四章 29 （ 6）初始化 PIE 向量表指針指向的中斷服務程序（ ISR）。 （ 4）初始化 PIE 控制寄存器到它們的默認狀態(tài)（所有的 PIE 中斷被禁止，中斷指令被清除）。中斷仲裁機制根據(jù) PIE 向量表存放的每個中斷服務程序的地址確定中斷服務程序的位置。 （ 3）清除所有的中斷，初始化 PIE 向量表（ C281X 處理器內(nèi)部集成了多種外設，每個外設都會產(chǎn)生一個或多個外設級中斷。當內(nèi)部計數(shù)器溢出時將產(chǎn)生一個復位信號，為了不必要的復位，要求用戶軟件周期的對看門狗定時器進行復位）和以及周邊的時鐘。 （ 1）先初始化系統(tǒng)中控制部分：鎖相環(huán) （ PLL 模塊主要用來控制 DSP 內(nèi)核的工作頻率，外部提供一個參考時鐘輸入，經(jīng)過鎖相環(huán)倍頻或分頻后提供給DSP 內(nèi)核。在本設計中初始化程序主要包括： DSP 芯片的初始化和語音編解碼芯片TLV320AIC23 的初始化。本測控系統(tǒng)軟件的編寫主要采用 C 語言編寫 ， C 語言具有良好的模塊化通用性。軟件 對整個系統(tǒng)來說是至關重要的，是整個系統(tǒng)的靈魂，整個系統(tǒng)的執(zhí)行操作都是在軟件的協(xié)調(diào)指揮下進行的。因此還需設計電第三章 27 路將 5V 電壓轉換成 。 使用時，應該根據(jù)引腳對電源的要求將 DSP 系統(tǒng)的所有電源引腳 連接到各自的供電電源上。 （ 3）外部模擬電路。 （ 2）外部數(shù)字電路。例如， C281x 的是 ， C54x的是 ， C64x 有 、 等。 DSP 芯片上有 4 類典型的電 源引腳： ① I/O 電源引腳； ② CPU 核電源引腳； ③ Flash 編程電源引腳（僅 C20xx 系列 DSP 有）； ④ 模擬電路電源引腳（僅 C20xx 系列 DSP 有）。 C1 采用 1000u 的平滑電容， C2 為防止發(fā)生振蕩和抑制高頻干擾，采用 的陶瓷電容， C3 為穩(wěn)定輸出電容，對于降低輸出紋波、輸出噪聲及負載電流變化的影響有良好的效果， R2， C4 進一步對輸出電壓進行濾波，確保電壓的穩(wěn)定。由于本電路設計中 DSP 芯片所需要的外加電壓為 5V 因此必須將 220V 的交流電壓變換成 5V 的直流電壓。也可不使用片內(nèi)振蕩電路，直接由外部提 供時鐘信號。 VC540 VC540 VC5409 和 F281x 等 DSP 時 鐘信號的電平為 ，建議 采用晶體時鐘電路； 綜合各方面本課題采用如下時鐘電路 D S P ( 內(nèi) 部 含 有O S C )X 1 X 2 3 0 M H z 圖 33 時鐘電路 此電路只需晶體和兩個電容，價格便宜，體積小，能滿足時鐘信號電平要求，但驅動能力差，不可提供多個器件使用，頻率范圍?。?20kHz～ 60MHz），使用時還須注意配置正確的負載電容，使輸出時鐘頻率精確、穩(wěn)定。 盡量使用 DSP 片內(nèi)的 PLL，降低片外時鐘頻率，提高系統(tǒng)的穩(wěn)定性 。 單一時鐘信號時，一般的應用建議選擇晶體時鐘電路 。 TI DSP 系統(tǒng)中的時鐘電路主要有三種：晶體電路、晶振電路、可編程時鐘芯片電路。圖中 A IC23 工作在主模式，時鐘信號、 DAC 和 ADC 的幀同步信號 FSXO 和 FSRO 都由AIC23 提供。其中 SDIN 與 SDA 為數(shù)據(jù)線， SCLK與 SCL 為串行時鐘線。該控制接口 VI 有 SPI 和I2C 兩種工作模式，由芯片上的 MODE 引腳進行選擇： MODE=O 為 I2C 模式，MODE=I 為 SPI 模式。時鐘形式和幀同步的控制信息通過以下引腳來傳遞： CLKX（發(fā)送時鐘）、 CLKR（接收時鐘）、 FSX（發(fā)送時鐘）、 FSR（接收幀同步。 第三章 24 S C L S D A C L K R 0 C L K X 0 F 2 8 1 2 F S X 0 F S R 0 D X 0 D R 0S C L KS D I N M O D EB C L K C S A I C 2 3L R C O U T M I C I ND I N L O U TD O U T 圖 32 如上圖所示， MCBSP 包括數(shù)據(jù)流路徑和控制數(shù)據(jù)，它們通過 8 條線連接到外部設備。 語音信號的輸入： AIC23 通過其中的 AD 轉換采集輸入的語音信號，每采集完一個信號后，將數(shù)據(jù)發(fā)送到 DSP 的 McBSP 接口上， DSP 可以讀取到語音數(shù)據(jù)，每個數(shù)據(jù)為 16 位無符號整數(shù)，左右通道各有一個數(shù)值。 信號輸入 /輸出模塊設計 信號的輸入 /輸出模塊由 TLV320AIC23 組成。從 AIC23 輸出地數(shù)據(jù)信號通過 DSP 的 McBSP 接口再輸入到 DSP 芯片 F2812中進行信號處理， F2812 對輸入的信號進行編碼使信號成為可以在信道中傳輸?shù)拇a并將這些碼元存儲起來。 第三章 23 第三章 系統(tǒng)硬件設計 硬件設計總體介紹 T L V 3 2 0 A I C 23T M S 3 2 0 F2 8 1 2電 源 模 塊 數(shù) 據(jù) 輸 入 數(shù) 據(jù) 輸 出 時 鐘 信 號 同 步 信 號 模 擬 輸 入 模 擬 輸 出時 鐘 電 路 圖 31 語音編解碼總體框圖 如圖所示，語音信號即圖中所示的模擬信號，經(jīng)過運算 放大器將輸入功率放大，輸入到 TLV320AIC23 芯片當中， AIC23 是一個高性能的多媒體數(shù)字語音編解碼器，它的內(nèi)部 ADC 和 DAC 轉換模塊帶有完整的數(shù)字濾波器，內(nèi)部集成有增益可調(diào)的音頻輸入 /輸出放大器，無需外部再加功放。 一旦寄存器的位區(qū)和共用體定義確定，寄存器文件結構就可以使用共用體的形式來定義。 （ 3）若需要定義的位區(qū)大于 16 位，則在另一個存儲空間存放其余的位。由于在各硬件平臺上采用位區(qū)定義的方法缺乏通用性，因此在C28x 上進行位區(qū)定義需遵循如下原則： （ 1）位區(qū)成員在存儲空間中從右向左排列，即寄存器的低有效位或第 0 位存放在位區(qū)的第一個位置。 增加位區(qū)定義 操作 外設寄存器時，經(jīng)常需要直接操作寄存器中的特定位，為寄存器增加位區(qū)定義則可方便實現(xiàn)對寄存器位的直接操作?？墒褂?pragma DATA_SECTION 偽指令為寄存器文件變量創(chuàng)建一個自定義段，再將該段通過鏈接命令文件定位到特定地址中去。寄存器所占的數(shù)據(jù)位寬度由數(shù)據(jù)類型定 義， Uint16 表示 16 位， Uint32 表示 32 位。每個寄存器文件結構在編譯時都會直接將外設寄存器映射到相應的存儲空間。 (5)重新編寫寄存器文件結構體類型，使其包含位區(qū)定義和共用體定義。 (3)為指定的外設寄存器增加位區(qū)的定義。 使用寄存器文件結構和位區(qū)定義訪問外設寄存器主要包括以下操作： (1)為外設寄存器的使用創(chuàng)建新的數(shù)據(jù)類型。所以用戶工程注明使用 C 的支持庫。最后生成的是 COFF 格式可下載到 DSP 中運行的文件，其文件后綴為 .out。 當使用標準 C 語言編程時，其源程序后綴名為 .C。 （ 4）中斷向量表文件 ,這個文件的代碼作為中斷服務表，必須由鏈接迷命令文件分配到 0 地址，或由 ISTP 指向的地址。 第二章 21 （ 2）鏈接命令文件：該文件包含了 DSP 和目標板的存儲器空間的定義以及代碼段、數(shù)據(jù)段是如何分配到這些存儲空間的。 圖 27 CCS 窗口 TI 的 DSP 開發(fā)環(huán)境和工具主要包括以下 3 個方面： （ 1）代碼生成工具（編譯器、鏈接器、優(yōu)化 C 編譯器、 轉換工具等） （ 2）系統(tǒng)集成及調(diào)試環(huán)境與工具 （ 3）實時操作系統(tǒng) 基于 C 語言的 DSP 程序的基本構成 一個最小的 C 應用程序項目至少包含如下幾個文件： （ 1） 有且必須有一個包含 main( )函數(shù)的 C 語言源文件（ .c）作為 C 程序的入口點。數(shù)據(jù)圖形顯示工具，可繪制時域 /頻域波形、眼圖、星座圖等，并可以自動刷新。探針工具，用于進行算法仿真，數(shù)據(jù)監(jiān)視等。支持多片 DSP 聯(lián)合調(diào)試。集成代碼生成工具，包括匯編器、優(yōu)化的 C 編譯器和連接器等。因為， VC20xx 系列的 CCS 中沒有 DSP/BIOS 功能 ,也稱為 CC(Code Composer),以示區(qū)別。所有的 TI DSP 都可以用 CCS 開發(fā)。 DSP 程序設計基礎 集成開發(fā)環(huán)境 CCS 介紹 CCS（ Code Composer Studio)是一個完整的集成開發(fā)環(huán)境，也是目前使用使用最為廣泛的 DSP 開發(fā)軟件之一。 （ 2）完成線輸入、傳聲器輸入。相反， DSP 芯片的數(shù)字信號可經(jīng)過 MCBSP1 傳送至 AIC23 芯片，經(jīng)過數(shù)模轉換以語音信號的形式輸出。 DSP 芯片引腳 TX1 發(fā)送數(shù)據(jù)，F(xiàn)SX1 作片選連接 AIC23 的 CS，而 CLKX1 作為時鐘信號連接 SCLK。 芯片 TLV320AIC23 的使用 該芯片的典型應用是應用在音頻模 塊中。為了使音頻解碼器能夠正常工作并產(chǎn)生預期的音頻效果，必須對相應的寄存器配置。若 XTI 連接外部時鐘源，則此腳不用 （ 3） 芯片 TLV320AIC23 的功能結 構 芯片 TLV320AIC23 有一個大多數(shù)音頻解碼器所不具有的模擬旁路設置，它能夠將模 擬信號直接送出去回放，而不經(jīng)過 A/D 轉換，這對于系統(tǒng)調(diào)試非常第二章 19 有用。為進行噪聲濾波， 10uF、 的電容應并行連接到這一引腳 XTI/MCLK XTO 晶振或者外部時鐘的輸入。額定 0dB 輸入水平是 1V，在 階段提供從 ~12DB 的增益 SCLK 控制口串行數(shù)據(jù)時鐘對于 SPI 和兩線控制模式，這是串行時鐘輸入 SDIN 控制口串行數(shù)據(jù)輸入。如果沒有外部阻抗，默認的增益是 5 MODE 串行接口模式。 MICBIAS 對駐極體傳聲器偏差調(diào)整緩沖的低噪聲電壓。在音頻從模式，該信號與 DSP 芯片產(chǎn)生 LRCOUT I2S ADC 字時 鐘信號在音頻主模式， AIC23 產(chǎn)生幀信號，并將其發(fā)送到 DSP 芯片。額定 0dB 輸入水平是 1V，在 階段提供從 ~12DB 的增益 LOUT 左立體聲混音頻道線輸出，額定輸出水平是 1V LRCIN I2S DAC 字時鐘信號。電壓范圍從 ～ 第二章 18 HPGND 模擬揚聲器放大器接地 HPVDD 模擬揚聲器放大器電源。對于 SPI 控制模式，該輸入作為數(shù)據(jù)鎖存控制。這是 XTI 輸入的緩沖版，可使用為 XTI 頻率的 1 倍或1/2 倍，在采速率控制寄存器的第 7 位控制頻率的選擇。 BVDD 緩沖器供應輸入。在音頻主模式， AIC23 產(chǎn)生信號并將其發(fā)送給DSP 芯片。 表 29 管腳的名稱與功能在下表 ： 引腳 功能 AGND 模擬地 AVDD 模擬電源供應輸入。 （ 1） TLV320AIC23 詳細指標：高品質的立體聲多媒體數(shù)字語音編解碼器，在 ADC 采用 48KHZ 采樣率時噪音 90DB，在 DAC 采用 48KHZ 采樣率時噪音100DB， 核心數(shù)字電壓：兼容 TIF28X DSP 內(nèi)核電壓， 緩沖器和模擬：兼容 TI28X DSP 內(nèi)核電壓，支持 8KHZ9