【正文】 學(xué)會(huì)了在 EDA 軟件平臺(tái)中利用 VHDL 硬件描述語言設(shè)計(jì)電路 .設(shè)計(jì)要求利用數(shù)控分頻器設(shè)計(jì)硬件電子琴 。 ②編譯適配以上 3 個(gè)模塊文件，給出仿真波形，最后進(jìn)行下載和硬件測(cè)試實(shí)驗(yàn)。完成此項(xiàng)設(shè)計(jì)，并在 EDA 實(shí)驗(yàn)系統(tǒng)上的 FPGA 目標(biāo)器件中實(shí)現(xiàn)之。隨著 NoteTabs 中的計(jì)數(shù)器按 4Hz 的時(shí)鐘速率作加法計(jì)數(shù)時(shí)，即隨地址值遞增時(shí)，音符數(shù)據(jù) ROM 中的音符數(shù)據(jù)將從 ROM 中通過 ToneIndex[3..0]端口輸向 ToneTaba 模塊，“梁祝”樂曲就開始連續(xù)自然地演奏起來了。這個(gè)計(jì)數(shù)器的計(jì)數(shù)頻率選為 4Hz，即每一計(jì)數(shù)值的停留時(shí)間為 秒，恰為當(dāng)全音符設(shè)為 1 秒時(shí)，四四拍的 4分音符持續(xù)時(shí)間。輸向 ToneTaba中 Index[3..0]的值 ToneIndex[3..0]的輸出值與持續(xù)的時(shí)間由模塊 NoteTabs 決定。模塊 ToneTaba 是樂曲簡(jiǎn)譜碼對(duì)應(yīng)的分頻預(yù)置數(shù)查表電路，其中設(shè)置了“梁?！睒非恳舴鶎?duì)應(yīng)的分頻預(yù)置數(shù)，共 13 個(gè)，每一音符的停留時(shí)間由音樂節(jié)拍和音調(diào)發(fā)生器模塊NoteTabs 的 clk 的輸入頻率決定，在此為 4Hz。例如在TONETABA 模塊中若取 Tone[10..0]=1036，將發(fā)音符為 3音的信號(hào)頻率。 Speakera 對(duì) clk 輸入信號(hào)的分頻比由 11 位預(yù)置數(shù)Tone[10..0]決定。 圖 51 樂曲硬件演奏電路的頂層文件原理圖 下面介紹圖 51的工作原理： 音符的頻率可以由圖 41中的 Speakera 獲得，這是一個(gè)數(shù)控分頻器。 樂曲硬件演奏電路的頂層文件 原理圖如圖 51所示，主系統(tǒng)由 3個(gè)模塊組成： 、 和 。本實(shí)驗(yàn)設(shè)計(jì)項(xiàng)目是“梁?！睒非葑嚯娐返膶?shí)現(xiàn)。 其目的是學(xué)會(huì)在 EDA 軟件平臺(tái)中利用VHDL 硬件描述語言設(shè)計(jì)電路 .設(shè)計(jì)要 求利用數(shù)控分頻器設(shè)計(jì) 樂曲硬件演奏電路 。 福建農(nóng)林大學(xué) 金山 學(xué)院信息工程類實(shí)驗(yàn)報(bào)告 系： 信息與機(jī)電工程系 專業(yè)： 電子信息工程 年級(jí)： 2020 級(jí) 姓名： 邱彬彬 學(xué)號(hào)： 100202079 實(shí)驗(yàn)課程： EDA 技術(shù) 實(shí)驗(yàn)室號(hào)： __田實(shí) 405 實(shí)驗(yàn)設(shè)備號(hào)： 2B 實(shí)驗(yàn)時(shí)間： 2020 年 4月 13 日 指導(dǎo)教師簽字： 成績(jī)： 實(shí)驗(yàn) 五 樂曲硬件演奏電路的 設(shè)計(jì) 1．實(shí)驗(yàn)?zāi)康暮鸵? 本實(shí)驗(yàn)為設(shè)計(jì)性實(shí)驗(yàn) 。 結(jié)果如圖 17 所示： 圖 編譯結(jié)果正確：可查 看仿真波形圖驗(yàn)證原理圖的正確性即 simulator：simulator 前先建立仿真波形圖，如圖 18所示 然后， simulator，結(jié)果如圖 19 所示： 然后把一位全加器進(jìn)行模塊化 create default symbol，結(jié)果如圖 110 所 示： 圖 110 模塊化圖 .3設(shè)計(jì)八位全加器 在一位全加器的同一個(gè)文件目錄下，進(jìn)行創(chuàng)建一位全加器的 ，按照第一步的方式輸入元件 input[ain(7..0)、 bin(7..0)、 cin]、 output[cout、sum(7..0)]、 f_add，然后用標(biāo)號(hào)的方式把元件的輸入輸出端口接成一個(gè)八位全加器，分別把 ain（ 7..0）給編號(hào)為 18的一位全加器的輸入端 ain；分別把 bin（ 7..0）給編號(hào)為 18 的一位全加器的輸入端 bin；并把每個(gè)一位全加器的輸出端 count 給下一個(gè)的 cin 輸入端，直到第八個(gè)一位全加器把 count 送給輸出端count 作為最后的進(jìn)位位，把 sum 輸出端分別給 sum（ 7..0）作為每個(gè)全加器的結(jié)果輸出，原理圖如圖 111所示： 圖 111 8 位全加器原理圖 然后在 assign 里頭的 device 里頭根據(jù)試驗(yàn)箱的芯片設(shè)置 Decices，選擇芯片的型號(hào)進(jìn)行設(shè)置輸入輸出熒腳的輸入端和輸出端，設(shè)置如下： 表 引腳名稱 設(shè)置端口 ain0 45 ain1 46 ain2 47 ain3 53 ain4 54 ain5 55 ain6 56 ain7 57 bin0 58 bin1 60 bin2 61 bin3 62 bin4 63 bin5 64 bin6 65 bin7 67 sum0 19 sum1 24 sum2 25 sum3 26 sum4 27 sum5 28 sum6 29 sum7 30 count 31 然后 Save，名稱為 ，再 Compile。 Compile。 5．實(shí)驗(yàn)內(nèi)容及實(shí)驗(yàn)數(shù)據(jù)記錄 設(shè)計(jì)一個(gè)半加器 用原理圖輸入的方法輸入一個(gè)半加器的邏輯圖，輸入如下的元件input(ain， bin） 、 output(co,so)、 not、 and xnor，然后用連線連接成 一個(gè)半加器，其中 co 為進(jìn)位位輸出引腳。 （ 1） 半加器的設(shè)計(jì)： 半加器表達(dá)式：進(jìn)位： co=a and b 和： so=a xnor ( not b ) 半加器原理圖如下： I 1 1 3coasob1001010110001100cosoban o t x n o r 2a n d 2 （ 2） 全加器的設(shè)計(jì) : 全加器原理圖如下： I 1 1 3a i nco u t co u ta i n b i nsu mci nb i n su mci nf _ a d d e ro r 2 afedu3u2u1ba ccosoBcosoBh _ a d d e rAh _ a d d e rA 3．主要儀器設(shè)備（實(shí)驗(yàn)用的軟硬件環(huán)境） 實(shí)驗(yàn)的硬件環(huán)境是： 微機(jī)一臺(tái) GW48 EDA 實(shí)驗(yàn)開發(fā)系統(tǒng) 一套 電源線一根 十芯 JTAG 口線一根 USB 下載線一根 USB 下載器一個(gè) 實(shí)驗(yàn)的軟件環(huán)境是： Quartus II 4．操作方法與實(shí)驗(yàn)步驟 按照 以上 介紹的方法與流程，完成半加器和全加器的設(shè)計(jì)，包括原理圖輸入、編譯、綜合、適配、仿真、實(shí)驗(yàn)板上的硬件測(cè)試，并將此全加器電路設(shè)置成一個(gè)硬件符號(hào)入庫。 2．實(shí)驗(yàn)原理 1 位全加器可以用兩個(gè)半加器及一個(gè)或門連接而成，半加器原理圖的設(shè)計(jì)方法很多，我們用一個(gè)與門、一個(gè)非門和同或門（ xnor 為同或符合，相同 為 1，不同為 0）來實(shí)現(xiàn)。 其目的是 通過一個(gè) 8位全加器 的設(shè)計(jì)熟悉 EDA軟件進(jìn)行電子線路設(shè)計(jì)的詳細(xì)流程。 仿真波形： 硬件測(cè)試結(jié)果 及分析： CLK 頻率不同，