【正文】 (a)壓電換能器實物圖 (b)壓電換能器結(jié)構(gòu)圖 壓電換能。若匹配不當(dāng)，將導(dǎo)致?lián)Q能器不能正常工作，還可能導(dǎo)致?lián)Q能器損壞[25]。 (a)TPS2811和脈沖變壓器驅(qū)動方案 (b)光耦和半橋驅(qū)動方案 兩種方案抗干擾測試波形截止到作者寫論文時，作者所設(shè)計的基于DDS和鎖相環(huán)兩種方案，結(jié)合MOS驅(qū)動芯片的功率放大器，310kHz和480kHz的換能器的實驗中。采用TPS2811驅(qū)動全橋電路時，(a)，通道1為TPS2811輸出波形，通道2是該系統(tǒng)電源上示波器探頭交流耦合的紋波；在負(fù)載相同的情況下，(b)，電源上的紋波明顯小于前者。 從電路設(shè)計和制作方面比較，采用TPS2811驅(qū)動隔離變壓器的電路板設(shè)計比較簡單，所用元件較少，但是隔離變壓器占用地方較大且繞制麻煩；采用光耦和半橋驅(qū)動芯片的方案，電路復(fù)雜程度大于前者。采用光耦和板橋驅(qū)動芯片的由于門數(shù)比較多，該設(shè)計方案的最高工作頻率影響因素較多。借助示波器的標(biāo)注可以讀出輸出信號的脈寬，可見高電平時候和低電平時間幾乎完全相等，說明本設(shè)計方案可以達(dá)到很高的頻率要求。為作進(jìn)一步說明，分別對測試了輸入信號上升沿和下降沿的轉(zhuǎn)換延遲，(a)和(b)所示，兩者轉(zhuǎn)換延遲差只有8ns，已經(jīng)達(dá)到了非常好的效果。 IR2110波形轉(zhuǎn)換實驗圖 在對光耦的實驗中，(a)的光耦電路，在P2輸入方波，盡管光耦上升沿和下降沿的轉(zhuǎn)換延遲幾乎相等，但是，光耦輸出波形上升沿比較緩慢，將來導(dǎo)致光耦輸出的上升沿驅(qū)動IR2110時，到達(dá)轉(zhuǎn)換門限的時間較晚，帶來額外的延遲。 對于IR2110,，可見上升和下降沿的延遲差越為30ns。常用的芯片對于信號的門級延遲(td)就已經(jīng)達(dá)到了數(shù)十ns，而方波上下邊沿時間(tHL、tLH)往往也在數(shù)十ns數(shù)量級。本設(shè)計因為需要傳遞1MHz的信號，故采用型號為6N137的高速光耦。非線性光耦的電流傳輸特性曲線是非線性的，這類光耦適合于開關(guān)信號的傳輸，不適合于傳輸模擬量。光電耦合器分為兩種：一種為非線性光耦，另一種為線性光耦。又由于光耦合器的輸入端屬于電流型工作的低阻元件，因而具有很強的共模抑制能力。這就完成了電—光—電的轉(zhuǎn)換，從而起到輸入、輸出、隔離的作用。光耦合器一般由三部分組成：光的發(fā)射、光的接收及信號放大。它對輸入、輸出電信號有良好的隔離作用，所以，它在各種電路中得到廣泛的應(yīng)用。通過計算本設(shè)計中取耐壓35V容量為1uF的鉭電容。Qg為門極電荷，通過IR840的數(shù)據(jù)手冊里查得典型值為39nC。電容應(yīng)盡可能的靠近芯片。如果電容選取的過大，可能使下橋臂關(guān)斷時電容兩端還沒有達(dá)到要求的電壓，而電容選擇較小則會導(dǎo)致電容存儲的能量不夠維持棚源電壓在上橋臂導(dǎo)通時間內(nèi)為一定值。在電路實驗時進(jìn)行一些調(diào)整，使電路工作在最佳狀態(tài)。如此循環(huán)反復(fù)。當(dāng)VM2開通，VM1斷開，S1柵電荷經(jīng)RgVM2 迅速釋放，S1 關(guān)斷。 半橋驅(qū)動電路假定在S1關(guān)斷期間C1已充到足夠的電壓（VC1≈VCC）。 IR2110內(nèi)部功能框圖高壓側(cè)懸浮驅(qū)動的自舉原理IR2110 。如上所述IR2110的特點，可以為裝置的設(shè)計帶來許多方便。IR2110 。50V/ns，在15V的工作電壓下靜態(tài)功耗僅116mW；輸出的電源端（腳3,即功率器件的柵極驅(qū)動電壓）電壓范圍10～20V；邏輯電源電壓范圍（腳9）5～15V，可方便地與TTL，CMOS 電平相匹配，而且邏輯電源地和功率地之間允許有177。在繞制時根據(jù)同名端，確定繞線的繞向，這樣才能保證輸出波形相位的正確性?；谶@樣的考慮，確定匝數(shù)比為1：1就能夠很好的滿足電路的要求。變壓器的功能主要是用于H橋的推動，次級應(yīng)有四路輸出波形，最終通過調(diào)整氣隙實現(xiàn)信號能量的高效傳輸。在設(shè)計中采用的是第一種方法，結(jié)合市場的供求狀況，最終選用PQ25骨架，EE型鐵氧體材料磁芯, 以增加骨架寬度防止漏電感。根據(jù)電路參數(shù)的設(shè)計要求，在變壓器中所需要傳輸?shù)男盘柺歉哳l間隙方波信號，這就必然將磁芯材料的選擇范圍規(guī)定在高頻功率變壓器內(nèi)。同時，它還承擔(dān)著從驅(qū)動電路得到的兩路同頻反相信號分成四路無失真的信號傳輸給后級的全橋電路。為使輸出波形進(jìn)一步完善，根據(jù)需要可以增加隔直電容C21，在關(guān)斷所驅(qū)動的功放管時提供一個負(fù)壓，從而加速其關(guān)斷,提高抗干擾能力。由于本功放電路中并沒有使用到該芯片的內(nèi)部穩(wěn)壓器功能，因此將引腳1和引腳8懸空。根據(jù)芯片輸出端的結(jié)構(gòu)以及推動變壓器，兩者共同構(gòu)成互補驅(qū)動電路，既實現(xiàn)驅(qū)動隔離的功能，又能保證H橋電路中MOSFET關(guān)斷能力不受外界的影響，減少了極間電容對H橋的影響，提高了輸出效率和后級負(fù)載的驅(qū)動能力。TPS2811是單電源工作，電路結(jié)構(gòu)簡單。根據(jù)驅(qū)動芯片的參數(shù)要求以及市場供求情況，本設(shè)計最終選擇TPS2811為H橋的驅(qū)動芯片。在整個逆變主回路中，電路工作在DC320V左右的條件下并且能夠提供MOSFET柵級的驅(qū)動電流，因此驅(qū)動芯片要有很高的負(fù)載能力。根據(jù)上述的分析，本電路中選擇的互補驅(qū)動隔離電路，要求驅(qū)動芯片不僅要滿足柵級對驅(qū)動電路的要求，而且要與推動變壓器構(gòu)成互補電路。最佳的設(shè)置是：一個周期內(nèi)的死區(qū)時間占周期的10%。死區(qū)時間大，模塊工作更加可靠，但會帶來輸出波形的失真及降低輸出效率。為了使MOS管工作可靠，避免由于關(guān)斷延遲效應(yīng)造成上下橋臂直通，有必要設(shè)置死區(qū)時間，也就是上下橋臂同時關(guān)斷時間。死區(qū)時間是PWM輸出時，為了使H橋或半H橋的上下管不會因為開關(guān)速度問題發(fā)生同時導(dǎo)通而設(shè)置的一個保護(hù)時段。因此往往需要驅(qū)動電路為主回路提供工作電流。為了防止誤導(dǎo)通，在MOSFET截止時最好能提供負(fù)的柵源電壓。為了使開關(guān)波形具有足夠的上升和下降速度，驅(qū)動電流要具有較大的數(shù)值，柵極驅(qū)動的要求觸發(fā)脈沖具有足夠快的上升和下降速度。(a)PDM示意圖(b)實現(xiàn)PDM原理圖 PDM示意圖MOSFET開關(guān)時所需的驅(qū)動電流為柵極電容的充放電電流。因此通過改變脈沖密度即占空比就可改變輸出功率，并且結(jié)合后續(xù)電路的匹配網(wǎng)絡(luò)能夠達(dá)到電路最大功率的輸出。這種控制方法的基本思路是：假設(shè)總共有N個調(diào)功單位，在其中M個調(diào)功單位里逆變器向負(fù)載輸出功率；而剩下的N－M個單位內(nèi)停止工作，負(fù)載能量以自然振蕩形式逐漸衰減，不過通過選擇高性能的開關(guān)管能夠降低電路中能量衰減的時間。 (a) (b) (c) H橋示意圖 對于功率可調(diào)，本設(shè)計采用脈沖密度調(diào)制（Pulse Density Modulation ,PDM），它是一種脈沖寬度固定，用輸入信號去調(diào)制脈沖頻率的方式。(b)所示，當(dāng)Q1和Q4管開啟，Q3和Q2管截止時，電源直接通過Q1和Q4加載到負(fù)載兩端，電流如粗箭頭所示；(c)所示，當(dāng)Q1和Q4管截止，Q3和Q2管開啟時，電源直接通過Q2和Q3加載到負(fù)載兩端，電流與(b)圖相反。第三節(jié) D類功放設(shè)計方案 在以前設(shè)計和實驗的基礎(chǔ)上，D類功放采用H橋結(jié)構(gòu)。 (a) MOS管開關(guān)工作示意圖 (b)MOS管結(jié)構(gòu)示意圖 MOS管損耗示意圖 ，控制信號的峰峰值為Vpp MOS管源極和漏極間所加電壓峰峰值為Vh。在理想情況下，功放管導(dǎo)通時內(nèi)阻為零，兩端沒有電壓，因此沒有功率損耗；而截止時，內(nèi)阻無窮大，電流又為零，也沒有功率損耗。表4. 1各類功放電路按集電極電流導(dǎo)通角分類表類 別工作狀態(tài)導(dǎo)通角（Φ）性能比較適用范圍A（甲）類線性Φ=180o非線性失真??；理論最大值50%，實際3040%低頻AB（甲乙）類線性90oΦ180o失真比B類?。粚嶋H效率可達(dá)6070%低頻B（乙）類線性Φ=90o比A類失真大，效率提高；%，實際50%左右低頻C（丙）類線性Φ90o效率提高但頻率范圍窄高頻D（?。╊愰_關(guān)理論值可達(dá)100%，實際效率可以達(dá)8595%高頻D類開關(guān)功率放大器采用了和模擬放大器完全不同的技術(shù)。從表中可以看出，功放逆變主電路作為信號產(chǎn)生模塊的后級，由A, B,AB,C類放大器的特性可知，這幾種模擬放大電路的共同特點是晶體管都工作在線性放大區(qū)域中，它按照輸入信號的大小控制輸出的大小，就像串在電源與輸出間的一只可變電阻，控制輸出，但同時自身也在消耗電能，并且影響放大器的效率的主要因素是無信號時的直流損耗。由于功放管承受大電流、高電壓，因此功放管的保護(hù)問題和散熱問題必須重視。為了提高效率，將放大電路做成推挽式電路，功放管的工作狀態(tài)設(shè)置為甲乙類，以減小交越失真。需經(jīng)過放大的信號頻率范圍為0～1MHz。與工作在線性狀態(tài)的低頻功率放大電路不同，對高頻功放電路的控制方法、功放管的參數(shù)選擇以及保護(hù)電路設(shè)計、抗干擾設(shè)計等有更高的要求。第四章 功率放大器設(shè)計第一節(jié) 功率和頻率需求功率放大電路是一種能量轉(zhuǎn)換電路。DDS方案的頻率精度最高，但是如果需要設(shè)置死區(qū)時間，選擇高速比較器以及電路設(shè)計將是比較復(fù)雜的過程，而且模塊成本也明顯高于其他兩種方案。 end end endmodule第五節(jié) 設(shè)計方案對比通過實驗，單片機以及128倍頻電路方案(以下簡稱PLL方案)、單片機及DDS方案(以下簡稱DDS方案) 和 CPLD方案進(jìn)行對比，得到下表： 各方案對比表方案晶振(MHz)最小頻率分辨率(Hz)最大頻率分辨率(Hz)死區(qū)時間調(diào)節(jié)模塊成本(元)PLL方案82976無小于20DDS方案40可通過高速比較器實現(xiàn)大于100CPLD方案120148264可編程實現(xiàn)小于40 上表中，最小和最大分辨率的計算方法在各方案介紹的時候均有介紹，死區(qū)時間將在第四章做詳細(xì)介紹，它在大功率的情況下是也是非常重要的一個方面。 out1 = 0。b0。 end else begin per = dut + dut + dt + dt。 t1 = t1 + 139。 if( t1 dut ) out1 = 1。 if (t1 == per) //for out1 t1 = 1039。 t2 = t2 + 139。 if (t2 dut) out2 = 1。 always(posedge clk) begin if(!wd) begin //for out2 if (t2 == per) t2 = 1039。//period reg [9:0]t1。 reg out2。 output out2。//duty 0~512 input [4:0]dt。//wait for data input clk。 仿真波形一 產(chǎn)生上述波形的部分主要代碼如下：module WaveWithDt(wd,clk,dut,dt,out1,out2)。 (a)波形產(chǎn)生模塊 (b)模塊程序流程圖 波形產(chǎn)生模塊及其程序流程圖 在Quartus II 。該模塊wd為數(shù)據(jù)等待引腳，當(dāng)它為高時，單片機通過數(shù)據(jù)總線dut送入脈寬時間計數(shù)值，通過數(shù)據(jù)總線dt送入死區(qū)時間計數(shù)值。 CPLD分頻系數(shù)和頻率步進(jìn)關(guān)系+12/(+)40kHz3000300114Hz%1000kHz1201218264Hz% 可見，因最大的頻率步進(jìn)仍然滿足小于1%的要求，故選用120MHz可以滿足課題要求。由于利用CPLD產(chǎn)生方波的形式類似于單片機PWM的計數(shù)的方法。其可用門數(shù)為570門，擁有典型等效宏單元440個，并且支持基于JTAG接口的ISP功能。如此，CPLD的任務(wù)就是與單片機通信以及產(chǎn)生波形[1718]。各種封裝在安全性、穩(wěn)定性、和使用方便性上均有自己的特點，這里不做贅述。CPLD的封裝中主要有PLCC、PQFP、RQFP、TQFP、MQFP、VQFP、PGA和BGA等。本設(shè)計中，因需要較高的頻率分辨率，故所以的CPLD的時鐘晶振應(yīng)在100M最佳。使用了速度過高的器件將加大電路設(shè)計的難度。其次應(yīng)該考慮的是芯片速度隨著可編程邏輯器件集成技術(shù)的不斷提高，CPLD的工作速度也不斷提高，腳間時延已達(dá)ns級，具體設(shè)計中應(yīng)對芯片速度的選擇有一綜合考慮，并不是速度越高越好。本設(shè)計中，事先采用Verilog HDL在QUARTUS II下進(jìn)行編譯和仿真，已得所需宏單元數(shù)為300個左右。值得注意的是硬件描述語言的選擇、描述風(fēng)格的選擇以及HDL綜合器的選擇會影響資源的利用，如選擇速度優(yōu)化，則將耗用更多的資源，而若選擇資源優(yōu)化，則反之。在實際應(yīng)中應(yīng)從資源量、速度以及封裝和價格上進(jìn)行考慮。本設(shè)計考慮CPLD方案，正是因其具有高速，和高穩(wěn)定性，能達(dá)到ns分辨率的特點[16]。高集成度、高速度和高可靠性是最明顯的特點，其時鐘延遲可以達(dá)ns級，結(jié)合其并行工作方式，在超高速應(yīng)用領(lǐng)域和實時測控方面有非常廣闊的應(yīng)用前景。由于CPLD內(nèi)部采用固定長度的金屬線進(jìn)行各邏輯塊的互連，所以設(shè)計的邏輯電路具有時間可預(yù)測性，避免了分段式互連結(jié)構(gòu)時序不完全預(yù)測的缺點。 CPLD主要是由可編程邏輯宏單元圍繞中心的可編程互連矩陣單元組成。是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。 AD9850_Delay()。 AD9850_Delay()。 AD9850_Delay()。 AD9850_Delay()。 AD9850_Delay()。 AD9850_Delay()。 AD9850_Delay()。 AD9850_Delay()。 t++) { if( P