【正文】
。 n:= n+1。 END opt。 y = tmp。 FOR n IN 0 TO 7 LOOP tmp = tmp XOR a(n)。 ARCHITECTURE OPT OF JIOU IS SIGNAL tmp : STD_LOGIC。 y: OUT STD_LOGIC)。 USE 。 END LOOP L2。 LOOP語句 一、單個 LOOP語句 [LOOP標號 :] LOOP 順序語句 END LOOP [LOOP標號 ]； 例： L2 : LOOP a:= a + 1 。 8 when “1001“ = Y= 1101111” 。 6 when 0111“ = Y= 0000111”。4 when 0101“ = Y= 1101101” 。 2 when 0011“ = Y= 1001111” 。 0 when 0001“ = Y= 0000110”。 End btod。 Entity btod is Port(A : in std_logic_vector(3 downto 0)。 Use 。 課堂練習題： 試設(shè)計一個 4位奇偶校驗器 奇偶校驗A1A2A3A4YA1 A2 A3 A4 Y0 0 0 0 10 0 0 1 00 0 1 0 00 0 1 1 10 1 0 0 00 1 0 1 10 1 1 0 10 1 1 1 01 0 0 0 01 0 0 1 11 0 1 0 11 0 1 1 01 1 0 0 11 1 0 1 01 1 1 0 01 1 1 1 1數(shù)碼顯示 一、數(shù)碼顯示器 (一 ) 發(fā)光二極管 ↗ ↗發(fā)光二極管特性 :當加正向電壓時 ,二極管導通并發(fā)光 .利用這了 一特性可制成共陰極和共陽極七段數(shù)碼顯示器。 2. CASE條件語句必須將所有情況列出而 IF則不必。 WHEN OTHERS =Z4=?1?。 WHEN 1 3 =Z2 =?1?。 對 比 例題 2: SIGNAL SEL : INTEGER RANGE 0 TO 15。 END PROCESS。 WHEN OTHERS = z=?x?。 WHEN “10”= z=c。 s2 PROCESS (s1,s2,a,b,c,d) BEGIN CASE s IS WHEN “00”= z=a。 ARCHITECTURE activ OF mux41 IS SIGNAL s :std_logic_vector(1 downto 0)。 END PROCESS。 ELSE z=d。 ELSIF s=“01” then z=b。 BEGIN S= s1amp。 END activ。 END CASE。 WHEN “11”= z=d。 WHEN “01”= z=b。 BEGIN S= s1amp。 END ENTITY mux41。 a,b,c,d: in std_logic。 CASE 語句根據(jù)滿足的條件 直接 選擇多項順序語句的一項執(zhí)行 =不是信號賦值符號，其意思等價于 “ THEN” 注 例題 1: 用 CASE語句設(shè)計四選一數(shù)據(jù)選擇器 s1s2abcdzM U X 4 1s1 s1 Y0 00 11 011abcdLIBRARY IEEE。 A1 A2 A3 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y00 0 0 0 0 0 0 0 0 0 10 0 1 0 0 0 0 0 0 1 00 1 0 0 0 0 0 0 1 0 00 1 1 0 0 0 0 1 0 0 01 0 0 0 0 0 1 0 0 0 01 0 1 0 0 1 0 0 0 0 01 1 0 0 1 0 0 0 0 0 01 1 1 1 0 0 0 0 0 0 0 作用：根據(jù)條件進行相應(yīng)的賦值操作。 END a1。 ELSIF A=“110” THEN Y=“01000000”。 ELSIF A=“100” THEN Y=“00010000”。 ELSIF A=“010” THEN Y=“00000100”。 實 體 設(shè) 計 功能：設(shè)計元件外觀 A1A2A3Y1Y2Y3Y4Y5Y6Y0Y73線－8線譯碼器ARCHITECTURE a1 or coder IS Begin IF A=“000” THEN Y=“00000001”。 ENTITY coder IS PORT(A : IN STD_LOGIC_VECTOR(1 TO 3) Y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 練習題： 設(shè)計一個 3線－ 8線譯碼器 A1 A2 A3 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y00 0 0 0 0 0 0 0 0 0 10 0 1 0 0 0 0 0 0 1 00 1 0 0 0 0 0 0 1 0 00 1 1 0 0 0 0 1 0 0 01 0 0 0 0 0 1 0 0 0 01 0 1 0 0 1 0 0 0 0 01 1 0 0 1 0 0 0 0 0 01 1 1 1 0 0 0 0 0 0 0A1A2A3Y1Y2Y3Y4Y5Y6Y0Y73線－8線譯碼器元件外觀 輸入輸出邏輯關(guān)系 LIBRARY IEEE 。 A7 A6 A5 A4 A3 A2 A1 A0 Y3 Y2 Y11 1 1 10 1 1 1 00 0 1 1 0 10 0 0 1 1 0 00 0 0 0 1 0 1 10 0 0 0 0 1 0 1 00 0 0 0 0 0 1 0 0 10 0 0 0 0 0 0 1 0 0 0END a1。 ELSIF (I(1)=?1?) THEN Y=“001”。 ELSIF (I(3)=?1?) THEN Y=“011”。 ELSIF (I(5)=?1?) THEN Y=“101”。 編碼器I0I1I2I3I4I5I6I7Y2Y1Y3實 體 設(shè) 計 功能：設(shè)計元件外觀 ARCHITECTURE a1 or coder IS Begin IF (I(7)=?1?) THEN Y=“111”。 ENTITY coder IS PORT(I : IN STD_LOGIC_VECTOR(0 TO 7) Y: OUT STD_LOGIC_VECTOR(1 TO 3))。 ? 選擇方式 P1 P2 Z0 00 11 011c b a a 畫線部分意思： ELSIF (p1=?0? and p2=?0?) 注 例題 2： 8線－ 3線優(yōu)先編碼器 編碼器I0I1I2I3I4I5I6I7Y2Y1Y3I 7 I 6 I 5 I 4 I 3 I 2 I 1 I 0 Y3 Y2 Y11 1 1 10 1 1 1 00 0 1 1 0 10 0 0 1 1 0 00 0 0 0 1 0 1 10 0 0 0 0 1 0 1 00 0 0 0 0 0 1 0 0 10 0 0 0 0 0 0 1 0 0 0LIBRARY IEEE 。 ELSE z = c。 IF (p1=?1?) THEN z =a。 End if。 Elsif 條件語句 Then 順序語句 。 三、第三種 IF語句 語法格式： If 條件句 Then 順序語句 。 (2) IF語句 二、第二種 IF語句 IF 條件句 THEN 順序語句 ELSE 順序語句 END IF 語句格式 例題 IF ( a b ) THEN out= ?1?； ELSE out=?0?。 s2 = ?0?。 v1 : = ?0?。 sec(2) = s1。 sec(0) = v1。 s1 = ?1?。 Begin v1 := ?1?。 Signal sec : std_logic_vector(0 to 7)。 因此 ， 語句的排列順序很重要 ， 會影響信號的輸出結(jié)果 。 End process。 end if。 End process。 If sel=1 then f=x2。 語法格式： [進程標號 :] Process [(敏感信號列表 )] [Variable declarations] 變量聲明 Begin 順序語句； End Process [Process label]。 二、種類 ? 進程語句 ?賦值語句 ? 流程控制語句 ? 等待語句 ? 子程序調(diào)用語句 ? 返回語句 ? 空操作語句 ?進程語句是由順序語句構(gòu)成的，通過信號與結(jié)構(gòu)體其余部分進行信 息交流，在進程中有一個敏感信號列表，表中列出的任何信號的改 變都將啟動進程，執(zhí)行進程內(nèi)相應(yīng)的順序語句。 VHDL順序語句 一、順序語句概念 順序語句的特點是，每一條順序語句的 執(zhí)行順序 是與它們的 書寫順 序 基本一致的。 BEGIN adder(a1,b1,sum1)。SIGNAL sum:OUT std_logic)。 FAS3A3 B3FAS2A2 B2FAS1A1 B1FAS0A0 B0C4C inC1C1C2C2C3C3C0并行語句 ,元件同時產(chǎn)生 (生成語句 ) 作用： ForGenerate語句用于重復(fù)性的信號設(shè)置或重復(fù)性的元件例化。 FAS3A3 B3FAS2A2 B2FAS1A1 B1FAS0A0 B0C4C inC1C1C2C2C3C3C0U3: fulladder Port map(ci=c(2),a=x(2),b=y(2),s=sum(2),co=c(3))。 U1: fulladder Port map (ci=c(0),a=x(0),b=y(0),s=sum(0),co=c(1))。 Cout=c(4)。 U3: fulladder Port map(c(2),x(2),y(2),sum(2),c(3))。 U1: fulladder Port map(c(0),x(0),y(0),sum(0),c(1))。 end ponent。 Component fulladder Port( ci,a,b : in std_logic。 End adder。 sum : out std_logic_vector(3 downto 0)。 Entity adder is Port (Cin : in std_logic。 Use 。 U2 : nd2 port map (a=c1,c=y,b=d1)。 元件標號：元件名 Port Map（ 組件信號 A=信號 A1, 組件信號 B=信號 B1,… ） 。 將元件端口和要描述的電路的實際端口具體對應(yīng) ,在結(jié)構(gòu)體開始后進行例化 元件例化時端口映射方式： 直接由輸入信號和元件信號的對應(yīng)位置進行映射 。 例 a1b1c1d1xz1u2u3＆＆＆y元件例化（ Component Instantiation）語句 U1 使用格式 第一步：元件聲明 Component 元件名 [ IS ] [ Port Clause ] End Component 元件名 。 ≥ 1＆ABCDa 在一個結(jié)構(gòu)體當中可以有多個 Process 語句； b Process 語句是同時執(zhí)行的并行語句； c 但是 Process內(nèi)的語句卻是順序執(zhí)行的順序語句； d 多進程之間的信息通過信號對象來傳遞。 end process D2 。 end process D1 。