【正文】 ASM圖解：簡(jiǎn)化后的ASM圖為： 某系統(tǒng)ASM圖的部分VHDL描述如下，請(qǐng)補(bǔ)全該程序，并畫(huà)出該系統(tǒng)的ASM圖。01/010T3控制器電路圖略。180。180。/0001180。180。180。180。180。180。180。180。180。/0001180。解：X1X2X3X4/Z1Z2Z300180。 控制器的狀態(tài)轉(zhuǎn)移圖解：（1）（2）略 設(shè)計(jì)一個(gè)數(shù)字系統(tǒng)，它有3個(gè)四位寄存器A、B和C，并實(shí)現(xiàn)下列操作：(1)啟動(dòng)信號(hào)出現(xiàn)，傳送兩個(gè)二進(jìn)制數(shù)給A和B；(2)如果A＜B，左移A的內(nèi)容，結(jié)果傳送給C；(3)如果A＞B，右移B的內(nèi)容，結(jié)果傳送給C；(4)如果A＝B，將數(shù)傳給C。題圖 解：略 ，它有四個(gè)狀態(tài)和兩個(gè)輸入端。X1T20T1（1）（2）（3）略 。 (2)如果X＝1，控制器從狀態(tài)T1變到狀態(tài)T2，然后變到狀態(tài)T3；如果X＝0，控制器從狀態(tài)T1變到狀態(tài)T3。T11110REG←REG+1YZ0216。 在T1狀態(tài)下，如果控制輸入Y和Z分別等于1和0，系統(tǒng)實(shí)現(xiàn)條件操作：寄存器增1，并轉(zhuǎn)換到狀態(tài)T2。原則2：必須用狀態(tài)框分開(kāi)不能在同一時(shí)鐘周期完成的寄存器操作。關(guān)系：可以由算法流程圖推導(dǎo)ASM圖，關(guān)鍵是決定算法流程圖的傳輸框應(yīng)該轉(zhuǎn)化成ASM圖的狀態(tài)框還是條件框，以及何時(shí)應(yīng)該根據(jù)時(shí)序關(guān)系增加狀態(tài)框。而ASM圖已具體為時(shí)鐘CP驅(qū)動(dòng)的流程圖，能表示事件的精確時(shí)間間隔序列。都是用約定的幾何圖形、指向線(箭頭線)和簡(jiǎn)練的文字說(shuō)明來(lái)描述系統(tǒng)的基本工作過(guò)程，即描述系統(tǒng)的工作流程。 略（3）用when else語(yǔ)句。end ponent_1_if_rtl。end if。elsif (sel=11) then q= a and b。elsif (sel=01) then q= a or b。end ponent_1_if。entity ponent_1_if is port(a,b,sel: in std_logic_vector(1 downto 0)。library ieee。(3) 用when else語(yǔ)句。 設(shè)計(jì)一個(gè)元件，該元件具有下面的行為：selq00a nand b01a or b10a nor b11a and bothers“XX”(1) 用if 語(yǔ)句。end process。end if。end case。when 1111 = temp_out=0111111111111111。when 1101 = temp_out=1101111111111111。when 1011 = temp_out=1111011111111111。when 1001 = temp_out=1111110111111111。when 0111 = temp_out=1111111101111111。when 0101 = temp_out=1111111111011111。when 0011 = temp_out=1111111111110111。when 0001 = temp_out=1111111111111101。039。architecture rtl of deco_4_16 issignal temp_out : std_logic_vector(15 downto 0)。y: out std_logic_vector(15 downto 0))。entity deco_4_16 isport(en:in std_logic。解：library ieee。 ponent c2 port(d1，d2：in std_logic；q：out std_logic)； end ponent。 ，即在元件top中例化元件c1（2次）和元件c2。這種設(shè)計(jì)方法稱為層次化設(shè)計(jì)。 什么是層次化設(shè)計(jì)？解：在一個(gè)大型設(shè)計(jì)中，通常一個(gè)實(shí)體（稱頂層實(shí)體）中包含若干個(gè)元件（實(shí)體），并將其相互連接起來(lái)。解：這3個(gè)表達(dá)式不等效（原因略）。a ＜= not b and c or d。信號(hào)只能在VHDL的并行部分說(shuō)明，在順序部分和并行部分都可以使用；是一個(gè)全局量，用來(lái)進(jìn)行進(jìn)程之間的通信；是電子電路內(nèi)部硬件連接的抽象，它對(duì)應(yīng)地代表物理設(shè)計(jì)中的某一條硬件連接線；對(duì)信號(hào)的賦值不是立即進(jìn)行的，即需要經(jīng)過(guò)一段延時(shí)，信號(hào)才能得到新值，明顯地體現(xiàn)了硬件系統(tǒng)的特征；賦值符號(hào)為“=”。 信號(hào)是電子電路內(nèi)部硬件連接的抽象，是一個(gè)全局量，它對(duì)應(yīng)地代表物理設(shè)計(jì)中的某一條硬件連接線。 VHDL語(yǔ)言中，3類數(shù)據(jù)對(duì)象——常數(shù)、變量、信號(hào)的實(shí)際物理含義是什么？解：常數(shù)是一個(gè)恒定不變的值，在數(shù)字電路設(shè)計(jì)中常用來(lái)表示電源和地等。 數(shù)據(jù)類型bit在哪個(gè)庫(kù)中定義？哪個(gè)（哪些）庫(kù)和程序包總是可見(jiàn)的？解：數(shù)據(jù)類型bit在標(biāo)準(zhǔn)庫(kù)std中定義。 結(jié)構(gòu)體 一個(gè)程序包由哪兩部分組成？包體通常包含哪些內(nèi)容？解：一個(gè)程序包由下面兩部分組成：包頭部分和包體部分。 實(shí)體architecture rtl of ponent_a isbegin d_out ＝ (a_in and b_in) and c_in 。 d_out : out std_logic)。類型指定為std_logic。前4種是可分別編譯的源設(shè)計(jì)單元。第5步：電路物理實(shí)現(xiàn)。第3步：RTL級(jí)描述和仿真。 VHDL的一般設(shè)計(jì)流程第1步：系統(tǒng)分析和劃分。解：所謂用VHDL設(shè)計(jì)是指由設(shè)計(jì)者編寫(xiě)代碼，然后用模擬器驗(yàn)證其功能，再把這些代碼綜合成一個(gè)與工藝無(wú)關(guān)的網(wǎng)絡(luò)表，即翻譯成由門(mén)和觸發(fā)器等基本邏輯元件組成的原理圖（門(mén)級(jí)電路），最后完成硬件設(shè)計(jì)。另外，高層次的行為描述可以與低層次的RTL描述和結(jié)構(gòu)描述混合使用。4． 系統(tǒng)硬件描述能力強(qiáng)。3． 設(shè)計(jì)方法靈活、支持廣泛。2． 設(shè)計(jì)結(jié)果與工藝無(wú)關(guān)。和其它HDL語(yǔ)言相比，VHDL語(yǔ)言的優(yōu)點(diǎn)如下：1． 易于共享和交流。其余乘積項(xiàng)作或門(mén)的輸入。解：乘積項(xiàng)0，4，8，13可作為異或門(mén)的輸入，或作為或門(mén)的輸入，或直接作為觸發(fā)器的輸入?？刂七壿嫞河糜诋a(chǎn)生時(shí)鐘信號(hào)、復(fù)位信號(hào)、輸出使能信號(hào)。乘積項(xiàng)共享陣列：允許GLB的4個(gè)輸出共享來(lái)自與陣列的20個(gè)乘積項(xiàng)。 ispLSI 1000 系列的GLB分幾個(gè)部分？各有什么功能？解：ispLSI 1000 系列的GLB分為4個(gè)部分：與陣列、乘積項(xiàng)共享陣列、4輸出邏輯宏單元和控制邏輯。金屬線又可分為通用互連、直接互連和長(zhǎng)線三種，金屬線是連接各模塊的通道，形成由多個(gè)CLB、IOB組成的電路；開(kāi)關(guān)矩陣、可編程連接點(diǎn)都為可編程開(kāi)關(guān)，用來(lái)連接各金屬線段。 XC2000系列的IOB能夠配置為哪幾種IO形式？解：XC2000系列的IOB能夠配置為5種IO形式：組合輸入、寄存器輸入、組合輸出、帶三態(tài)控制的輸出緩沖、雙向I/O。 XC2000系列的CLB的組合邏輯電路的輸入線和輸出線各有幾根？能夠?qū)崿F(xiàn)什么樣的邏輯函數(shù)？解：XC2000系列的CLB的組合邏輯電路有4個(gè)輸入線（A、B、C、D）和2個(gè)輸出線（X、Y）。 Xilinx公司LCA系列的FPGA由哪幾種邏輯單元組成？這些邏輯單元分別起什么作用？解：Xilinx公司LCA系列的FPGA由可編程邏輯模塊（CLB）、可編程I/O模塊（IOB）、可編程互連資源（IR）和靜態(tài)存儲(chǔ)器（SRAM）4種邏輯單元組成。 GAL16V8每個(gè)輸出最多可有多少個(gè)乘積項(xiàng)？如要求用GAL16V8來(lái)實(shí)現(xiàn)包含9個(gè)乘積項(xiàng)的函數(shù)F=PT1+ PT2+ PT3+ PT4+ PT5+ PT6+ PT7+ PT8+ PT9，怎么辦？解： GAL16V8每個(gè)輸出最多可有8個(gè)乘積項(xiàng)。它不受加密位的控制，隨時(shí)都可訪問(wèn)讀出。 GAL16V8的電子標(biāo)簽有什么作用？它最多由幾個(gè)字符組成？加密后電子標(biāo)簽還能否讀出？解：電子標(biāo)簽起到標(biāo)識(shí)作用，可供用戶存放各種備查的信息，如器件的編號(hào)、電路的名稱、編程日期、編程次數(shù)等。同一型號(hào)的GAL器件可應(yīng)用于不同的設(shè)計(jì)場(chǎng)合，且可多次編程。相異之處：PAL的輸出結(jié)構(gòu)固定，而GAL的輸出結(jié)構(gòu)可由用戶編程確定；相當(dāng)一部分的PAL器件采用熔斷絲工藝，而GAL器件采用EECMOS工藝。（提示：R為同步清0控制端，C為進(jìn)位信號(hào)輸出端）解：電路的邏輯功能：輸出為循環(huán)碼的模16加法計(jì)數(shù)器，R為同步清0控制端，1有效，C為進(jìn)位信號(hào)輸出端，為0時(shí)，表示計(jì)數(shù)器處于最大值。圖中畫(huà)“”的與門(mén)表示編程時(shí)沒(méi)有利用，由于未編程時(shí)這些與門(mén)的所有輸入端均有熔絲與列線相連，所以它們的輸出恒為0。要求寫(xiě)出電路的激勵(lì)方程、狀態(tài)方程、輸出方程，并畫(huà)出電路的狀態(tài)轉(zhuǎn)移圖。（4） 異或輸出結(jié)構(gòu)：與寄存器輸出結(jié)構(gòu)類似，只是在或陣列的輸出端又增加了異或門(mén)。（2） 可編程輸入/輸出結(jié)構(gòu)：輸出端具有輸出三態(tài)緩沖器和輸出反饋的特點(diǎn)。邏輯功能塊（CLB）排列成陣列結(jié)構(gòu)，通過(guò)可編程的內(nèi)部互連資源（IR）連接這些邏輯功能塊，從而實(shí)現(xiàn)一定的邏輯功能，分布在芯片四周的可編程I/O模塊（IOB）提供內(nèi)部邏輯電路與芯片外部引出腳之間的編程接口，呈陣列分布的靜態(tài)存儲(chǔ)器（SRAM）存放所有編程數(shù)據(jù)。具體分類如下：按編程方法分類，PLD器件可分為一次性編程的可編程邏輯器件、紫外線可擦除的可編程邏輯器件、電可擦除的可編程邏輯器件和采用SRAM結(jié)構(gòu)的可編程邏輯器件四種。 PLD器件有哪幾種分類方法？按不同的方法劃分PLD器件分別有哪幾種類型？解：PLD器件通常有兩種分類方法：按集成度分類和按編程方法分類。 （2） 按結(jié)構(gòu)分類可分為：先進(jìn)先出、先進(jìn)后出。 用2114構(gòu)成2K8的靜態(tài)存儲(chǔ)器，畫(huà)出邏輯圖 （）、RAM的區(qū)別。 有容量為2564,64K1,1M8,128K16為的ROM,試分別回答:(1) 這些ROM有多少個(gè)基本存儲(chǔ)單元?(2) 這些ROM每次訪問(wèn)幾個(gè)基本存儲(chǔ)單元?(3) 這些ROM個(gè)有多少個(gè)地址線?答: (1) 分別有1024個(gè),102464個(gè),1M8,128K16個(gè)（2）分別為4個(gè),1個(gè),8個(gè),16個(gè)（3）分別有2, 16,20,17條地址線 2114RAM（10244位）的存儲(chǔ)器為6464矩陣，它的地址輸入線，行地址輸入線，列地址輸入線，輸入/輸出線各是多少條？每條列選擇輸出線同時(shí)接幾位？答：地址輸入線 10條；行地址輸入線 6條；列地址輸入線 4條；輸入輸出線 4條；每條列選輸出線同時(shí)接 四位。 （1）的陣列圖 （2）的陣列圖 ROM和RAM的主要區(qū)別是什么？它們各適用于那些場(chǎng)合？答：主要區(qū)別是ROM工作時(shí)只能讀出，不能寫(xiě)入，但斷電以后所存數(shù)據(jù)不會(huì)丟失；RAM工作時(shí)能對(duì)位讀寫(xiě)，但掉電以后數(shù)據(jù)丟失。1 ：（1）4位二進(jìn)制自然碼轉(zhuǎn)換成二進(jìn)制格雷碼。解：陣列圖如圖所示：111a1b1CO2229。2229。 試用ROM陣列圖實(shí)現(xiàn)下列一組多輸出邏輯函數(shù) F1(A,B,C)=`AB+A`B+BC F2(A,B,C)=229?？刹脸龜?shù)10~1000萬(wàn)次，寫(xiě)入一個(gè)字節(jié)需20ms?？刹脸龜?shù)百次，寫(xiě)入一個(gè)字節(jié)需50ms。固定ROM出廠時(shí)結(jié)構(gòu)數(shù)據(jù)已經(jīng)固定，用戶不能更改，適于存儲(chǔ)大批量生產(chǎn)的程序和數(shù)據(jù)，常被集成到微控制器中作為程序存儲(chǔ)器；PROM可由用戶寫(xiě)入數(shù)據(jù)，但只能一次性寫(xiě)入，之后不能更改。 固定ROM、PROM、EPROM、E2PROM之間有何異同？解：固定ROM、PROM、EPROM、E2PROM都是只讀存儲(chǔ)器，它們的工作原理和結(jié)構(gòu)相同，都是由地址譯碼器、存儲(chǔ)矩陣和輸出電路構(gòu)成，當(dāng)?shù)刂纷g碼器選中某一個(gè)字后，該字的若干位同時(shí)由輸出電路輸出，存儲(chǔ)矩陣由M個(gè)字、每個(gè)字N位的存儲(chǔ)單元構(gòu)成。字線和位線的每個(gè)交叉占處有—個(gè)存儲(chǔ)單元。解： 在ROM中，什么是“字?jǐn)?shù)”，什么是“位數(shù)”？如何標(biāo)注存儲(chǔ)器的容量？解：地址譯碼器的輸出線稱作字線，字?jǐn)?shù)表示字線的個(gè)數(shù)；存儲(chǔ)矩陣的輸出線稱作位線(數(shù)據(jù)線)。amp。179。1179。1QRCQRBQRA右尾燈左尾燈QLAQLBQLCSTCL179。1amp。1amp。179。若在轉(zhuǎn)彎情況下制動(dòng)，則3個(gè)轉(zhuǎn)向尾燈正常動(dòng)作，另一側(cè)3個(gè)尾燈則均亮。 設(shè)計(jì)一個(gè)小汽車尾燈控制電路。（不另加控制信號(hào)）解： DSL11179。解： END0D1 74151 YD2D3D4D5D6D7 A2 A1 A01S 1`SS`S`SFamp。 用74194設(shè)計(jì)序列信號(hào)發(fā)生器產(chǎn)生序列信號(hào)：（1）1110010，…；（2）101101,…。 。 。為第二個(gè)74194的Q0)序號(hào)Q0 Q1 Q2 Q3 Q039。解：該題要求設(shè)計(jì)一個(gè)已知序列長(zhǎng)度的序列信號(hào)發(fā)生器，可以用修改最長(zhǎng)線性序列的方法得到 ，試寫(xiě)出其編碼表及模長(zhǎng)。使該電路產(chǎn)生序列信號(hào)1110100…。 CP Z解： 用DFF設(shè)計(jì)