【正文】 而不需要對(duì)不影響功能的與工藝有關(guān)的因素花費(fèi)過(guò)多的時(shí)間和精力。3． 設(shè)計(jì)方法靈活、支持廣泛。VHDL語(yǔ)言可以支持自上而下（Top Down）和基于庫(kù)（LibraryBased）的設(shè)計(jì)方法，支持同步電路、異步電路、FPGA以及其它隨機(jī)電路的設(shè)計(jì)。4． 系統(tǒng)硬件描述能力強(qiáng)。VHDL語(yǔ)言具有多層次描述系統(tǒng)硬件功能的能力，可以從系統(tǒng)的數(shù)學(xué)模型直至門(mén)級(jí)電路。另外，高層次的行為描述可以與低層次的RTL描述和結(jié)構(gòu)描述混合使用。 試簡(jiǎn)述用VHDL語(yǔ)言設(shè)計(jì)電子線路的一般流程。解：所謂用VHDL設(shè)計(jì)是指由設(shè)計(jì)者編寫(xiě)代碼，然后用模擬器驗(yàn)證其功能，再把這些代碼綜合成一個(gè)與工藝無(wú)關(guān)的網(wǎng)絡(luò)表，即翻譯成由門(mén)和觸發(fā)器等基本邏輯元件組成的原理圖（門(mén)級(jí)電路），最后完成硬件設(shè)計(jì)。，分5步進(jìn)行。 VHDL的一般設(shè)計(jì)流程第1步：系統(tǒng)分析和劃分。第2步：行為級(jí)描述和仿真。第3步：RTL級(jí)描述和仿真。第4步：邏輯綜合。第5步：電路物理實(shí)現(xiàn)。 VHDL語(yǔ)言由幾個(gè)設(shè)計(jì)單元組成？分別是什么？哪些部分是可以單獨(dú)編譯的源設(shè)計(jì)單元？解：VHDL語(yǔ)言由實(shí)體（entity）、結(jié)構(gòu)體（architecture）、配置（configuration）、包集合（package）和庫(kù)（library）5個(gè)部分組成。前4種是可分別編譯的源設(shè)計(jì)單元。 對(duì)下面的功能寫(xiě)一個(gè)實(shí)體(ponent_a)和一個(gè)結(jié)構(gòu)體(rtl) d_out ＝ (a_in and b_in) and c_in 。類(lèi)型指定為std_logic。解：entity ponent_a isport (a_in,b_in,c_in : in std_logic。 d_out : out std_logic)。end ponent_a。 實(shí)體architecture rtl of ponent_a isbegin d_out ＝ (a_in and b_in) and c_in 。end rtl。 結(jié)構(gòu)體 一個(gè)程序包由哪兩部分組成？包體通常包含哪些內(nèi)容？解：一個(gè)程序包由下面兩部分組成：包頭部分和包體部分。包體(body)由包頭中指定的函數(shù)和過(guò)程的程序體組成，描述包頭中所說(shuō)明的子程序（即函數(shù)和過(guò)程）的行為，包體可以與元件的一個(gè)architecture類(lèi)比。 數(shù)據(jù)類(lèi)型bit在哪個(gè)庫(kù)中定義？哪個(gè)（哪些）庫(kù)和程序包總是可見(jiàn)的？解：數(shù)據(jù)類(lèi)型bit在標(biāo)準(zhǔn)庫(kù)std中定義。VHDL標(biāo)準(zhǔn)中規(guī)定工作庫(kù)work、標(biāo)準(zhǔn)庫(kù)std及std庫(kù)中的standard程序包總是可見(jiàn)的。 VHDL語(yǔ)言中，3類(lèi)數(shù)據(jù)對(duì)象——常數(shù)、變量、信號(hào)的實(shí)際物理含義是什么？解：常數(shù)是一個(gè)恒定不變的值，在數(shù)字電路設(shè)計(jì)中常用來(lái)表示電源和地等。變量是一個(gè)局部量，用來(lái)暫時(shí)保存信息，與硬件之間沒(méi)有對(duì)應(yīng)關(guān)系。 信號(hào)是電子電路內(nèi)部硬件連接的抽象，是一個(gè)全局量，它對(duì)應(yīng)地代表物理設(shè)計(jì)中的某一條硬件連接線。 變量和信號(hào)在描述和使用時(shí)有哪些主要區(qū)別？解：變量只能在進(jìn)程（process）和子程序（包括函數(shù)（function）和過(guò)程（procedure）兩種）中說(shuō)明和使用；是一個(gè)局部量，不能將信息帶出對(duì)它做出定義的當(dāng)前設(shè)計(jì)單元；用來(lái)暫時(shí)保存信息，與硬件之間沒(méi)有對(duì)應(yīng)關(guān)系；對(duì)變量的賦值是立即生效的，不存在任何的延時(shí)行為；賦值符號(hào)為“:=”。信號(hào)只能在VHDL的并行部分說(shuō)明，在順序部分和并行部分都可以使用；是一個(gè)全局量，用來(lái)進(jìn)行進(jìn)程之間的通信；是電子電路內(nèi)部硬件連接的抽象，它對(duì)應(yīng)地代表物理設(shè)計(jì)中的某一條硬件連接線；對(duì)信號(hào)的賦值不是立即進(jìn)行的，即需要經(jīng)過(guò)一段延時(shí)，信號(hào)才能得到新值，明顯地體現(xiàn)了硬件系統(tǒng)的特征；賦值符號(hào)為“=”。 bit和std_logic兩種數(shù)據(jù)類(lèi)型有什么區(qū)別？解：數(shù)據(jù)類(lèi)型 bit 只有兩種取值‘0’和 ‘1’；數(shù)據(jù)類(lèi)型 std_logic 有9種取值，分別是‘U’,‘X’,‘0’,‘1’,‘Z’,‘W’,‘L’,‘H’,‘’；其中，‘U’ – Uninitialized （未定）‘X’ Forcing Unknown（強(qiáng)未知）‘0’ Forcing 0（強(qiáng)0）‘1’ Forcing 1（強(qiáng)1）‘Z’ High Impedance（高阻）‘W’ Weak Unknown（弱未知）‘L’ Weak 0（弱0）‘H’ Weak 1（弱1）‘’ Don’t care（無(wú)關(guān)，即不可能情況） VHDL語(yǔ)言中，以下3個(gè)表達(dá)式是否等效？為什么？ a ＜= not b and (c or d)。a ＜= not b and c or d。a ＜= not (b and c) or d。解：這3個(gè)表達(dá)式不等效（原因略）。 進(jìn)程（process）的啟動(dòng)條件是什么？解：為啟動(dòng)進(jìn)程，在進(jìn)程結(jié)構(gòu)中必須包含一個(gè)顯式的敏感信號(hào)表或包含一個(gè)wait語(yǔ)句，即只有敏感信號(hào)表中或wait語(yǔ)句后的敏感信號(hào)發(fā)生變化，進(jìn)程才被啟動(dòng)。 什么是層次化設(shè)計(jì)？解：在一個(gè)大型設(shè)計(jì)中，通常一個(gè)實(shí)體（稱(chēng)頂層實(shí)體）中包含若干個(gè)元件（實(shí)體），并將其相互連接起來(lái)。元件可以嵌套，即低層元件又可以包含更低一層的元件。這種設(shè)計(jì)方法稱(chēng)為層次化設(shè)計(jì)。利用層次化描述方法可以將已有的設(shè)計(jì)成果方便地用到新的設(shè)計(jì)中，大大提高設(shè)計(jì)效率。 ，即在元件top中例化元件c1（2次）和元件c2。解：entity top is port(a，b，c，d：in std_logic；q：out std_logic)；end top；architecture hierarchy_top of top is ponent c1 port(a，b：in std_logic；q1：out std_logic)； end ponent。 ponent c2 port(d1，d2：in std_logic；q：out std_logic)； end ponent。 signal il，i2：std_logic；begin u1：c1 port map(a，b，il)； u2：c1 port map(c，d，i2)； u3：c2 port map(i1，i2，q)；end hierarchy_top； 試用case語(yǔ)句設(shè)計(jì)一個(gè)四——十六線譯碼器。解：library ieee。use 。entity deco_4_16 isport(en:in std_logic。 a: in std_logic_vector(3 downto 0)。y: out std_logic_vector(15 downto 0))。end deco_4_16。architecture rtl of deco_4_16 issignal temp_out : std_logic_vector(15 downto 0)。begin process(en,a)beginif (en=39。039。) then case a iswhen 0000 = temp_out=1111111111111110。when 0001 = temp_out=1111111111111101。when 0010 = temp_out=1111111111111011。when 0011 = temp_out=1111111111110111。when 0100 = temp_out=1111111111101111。when 0101 = temp_out=1111111111011111。when 0110 = temp_out=1111111110111111。when 0111 = temp_out=1111111101111111。when 1000 = temp_out=1111111011111111。when 1001 = temp_out=1111110111111111。when 1010 = temp_out=1111101111111111。when 1011 = temp_out=1111011111111111。when 1100 = temp_out=1110111111111111。when 1101 = temp_out=1101111111111111。when 1110 = temp_out=1011111111111111。when 1111 = temp_out=0111111111111111。when others = temp_out=1111。end case。elsetemp_out = 1111111111111111。end if。y = temp_out。end process。end rtl。 設(shè)計(jì)一個(gè)元件，該元件具有下面的行為：selq00a nand b01a or b10a nor b11a and bothers“XX”(1) 用if 語(yǔ)句。(2) 用case語(yǔ)句。(3) 用when else語(yǔ)句。(1) 用if 語(yǔ)句。library ieee。use 。entity ponent_1_if is port(a,b,sel: in std_logic_vector(1 downto 0)。 q: out std_logic_vector(1 downto 0))。end ponent_1_if。architecture ponent_1_if_rtl of ponent_1_if isbegin process(a,b,sel)beginif (sel=00) then q= a nand b。elsif (sel=01) then q= a or b。elsif (sel=10) then q= a nor b。elsif (sel=11) then q= a and b。elseq= XX。end if。end process。end ponent_1_if_rtl。（2）用case語(yǔ)句。 略（3）用when else語(yǔ)句。略 試述系統(tǒng)算法流程圖和 ASM圖的相同和相異處，它們之間的關(guān)系如何?解：相同點(diǎn)：它們都是描述數(shù)字系統(tǒng)功能最普通且常用的工具。都是用約定的幾何圖形、指向線(箭頭線)和簡(jiǎn)練的文字說(shuō)明來(lái)描述系統(tǒng)的基本工作過(guò)程，即描述系統(tǒng)的工作流程。不同點(diǎn)：算法流程圖是一種事件驅(qū)動(dòng)的流程圖，只表示事件發(fā)生的先后，與系統(tǒng)時(shí)序無(wú)關(guān)。而ASM圖已具體為時(shí)鐘CP驅(qū)動(dòng)的流程圖，能表示事件的精確時(shí)間間隔序列。算法流程圖的傳輸框可能對(duì)應(yīng)ASM圖中的一個(gè)或幾個(gè)狀態(tài)框，即控制器的狀態(tài)。關(guān)系：可以由算法流程圖推導(dǎo)ASM圖，關(guān)鍵是決定算法流程圖的傳輸框應(yīng)該轉(zhuǎn)化成ASM圖的狀態(tài)框還是條件框，以及何時(shí)應(yīng)該根據(jù)時(shí)序關(guān)系增加狀態(tài)框。轉(zhuǎn)換原則有3條：原則1：在ASM圖的起始點(diǎn)應(yīng)安排一個(gè)狀態(tài)框。原則2：必須用狀態(tài)框分開(kāi)不能在同一時(shí)鐘周期完成的寄存器操作。原則3：如果判斷框中的轉(zhuǎn)移條件受前一個(gè)寄存器操作的影響，應(yīng)在它們之間安排一個(gè)狀態(tài)框。 在T1狀態(tài)下，如果控制輸入Y和Z分別等于1和0，系統(tǒng)實(shí)現(xiàn)條件操作：寄存器增1，并轉(zhuǎn)換到狀態(tài)T2。試按上述條件畫(huà)出一個(gè)部分ASM圖。T11110REG←REG+1YZ0216。T2 試分別畫(huà)出滿(mǎn)足下列狀態(tài)轉(zhuǎn)換要求的數(shù)字系統(tǒng)的ASM圖： (1)如果X＝0，控制器從狀態(tài)Tl變到狀態(tài)T2；如果X＝1，產(chǎn)生一個(gè)條件操作．并從狀態(tài)T1變到狀態(tài)T2。 (2)如果X＝1，控制器從狀態(tài)T1變到狀態(tài)T2，然后變到狀態(tài)T3；如果X＝0，控制器從狀態(tài)T1變到狀態(tài)T3。 (3)在T1狀態(tài)下，若XY＝00，變到狀態(tài)T2；若XY＝0l，變到狀態(tài)T3；若XY＝10，變到狀態(tài)T1；否則變到狀T4。X1T20T1（1）（2）（3）略 。試用每態(tài)一個(gè)觸發(fā)器的方法實(shí)現(xiàn)系統(tǒng)控制器。題圖 解：略 ，它有四個(gè)狀態(tài)和兩個(gè)輸入端。請(qǐng)完成下列問(wèn)題(1)試畫(huà)出等效的ASM圖(狀態(tài)框是空的)；(2)用數(shù)據(jù)選擇器和譯碼器實(shí)現(xiàn)控制器。 控制器的狀態(tài)轉(zhuǎn)移圖解：（1）（2）略 設(shè)計(jì)一個(gè)數(shù)字系統(tǒng)，它有3個(gè)四位寄存器A、B和C，并實(shí)現(xiàn)下列操作：(1)啟動(dòng)信號(hào)出現(xiàn)，傳送兩個(gè)二進(jìn)制數(shù)給A和B；(2)如果A＜B，左移A的內(nèi)容，結(jié)果傳送給C；(3)如果A＞B，右移B的內(nèi)容，結(jié)果傳送給C；(4)如果A＝B，將數(shù)傳給C。解：略 ，寫(xiě)出控制器狀態(tài)轉(zhuǎn)移圖，畫(huà)出控制器電路。解：X1X2X3X4/Z1Z2Z300180。180。/0001180。180。180。/000T1T001180。180。/000180。180。00/000180。180。180。180。/100180。180。180。180。/100180。180。1180。/0001180。01/010T2T4180。180。180。180。/0100180。01/010T3控制器電路圖略。 ，請(qǐng)畫(huà)出簡(jiǎn)化后的ASM圖。 ASM圖解：簡(jiǎn)化后的ASM圖為： 某系統(tǒng)ASM圖的部分VHDL描述如下，請(qǐng)補(bǔ)全該程序，并畫(huà)出該系統(tǒng)的ASM圖。解：增加程序如下：該系統(tǒng)的ASM圖：S0