【正文】 ，請畫出簡化后的ASM圖。180。1180。180。180。/000180。180。解：略 ，寫出控制器狀態(tài)轉(zhuǎn)移圖，畫出控制器電路。試用每態(tài)一個觸發(fā)器的方法實現(xiàn)系統(tǒng)控制器。T2 試分別畫出滿足下列狀態(tài)轉(zhuǎn)換要求的數(shù)字系統(tǒng)的ASM圖： (1)如果X＝0，控制器從狀態(tài)Tl變到狀態(tài)T2；如果X＝1，產(chǎn)生一個條件操作．并從狀態(tài)T1變到狀態(tài)T2。原則3：如果判斷框中的轉(zhuǎn)移條件受前一個寄存器操作的影響，應(yīng)在它們之間安排一個狀態(tài)框。算法流程圖的傳輸框可能對應(yīng)ASM圖中的一個或幾個狀態(tài)框，即控制器的狀態(tài)。略 試述系統(tǒng)算法流程圖和 ASM圖的相同和相異處，它們之間的關(guān)系如何?解：相同點：它們都是描述數(shù)字系統(tǒng)功能最普通且常用的工具。end process。elsif (sel=10) then q= a nor b。 q: out std_logic_vector(1 downto 0))。(1) 用if 語句。end rtl。elsetemp_out = 1111111111111111。when 1110 = temp_out=1011111111111111。when 1010 = temp_out=1111101111111111。when 0110 = temp_out=1111111110111111。when 0010 = temp_out=1111111111111011。begin process(en,a)beginif (en=39。 a: in std_logic_vector(3 downto 0)。 signal il，i2：std_logic；begin u1：c1 port map(a，b，il)； u2：c1 port map(c，d，i2)； u3：c2 port map(i1，i2，q)；end hierarchy_top； 試用case語句設(shè)計一個四——十六線譯碼器。利用層次化描述方法可以將已有的設(shè)計成果方便地用到新的設(shè)計中，大大提高設(shè)計效率。 進(jìn)程（process）的啟動條件是什么？解：為啟動進(jìn)程，在進(jìn)程結(jié)構(gòu)中必須包含一個顯式的敏感信號表或包含一個wait語句，即只有敏感信號表中或wait語句后的敏感信號發(fā)生變化，進(jìn)程才被啟動。 bit和std_logic兩種數(shù)據(jù)類型有什么區(qū)別？解：數(shù)據(jù)類型 bit 只有兩種取值‘0’和 ‘1’；數(shù)據(jù)類型 std_logic 有9種取值，分別是‘U’,‘X’,‘0’,‘1’,‘Z’,‘W’,‘L’,‘H’,‘’；其中，‘U’ – Uninitialized （未定）‘X’ Forcing Unknown（強未知）‘0’ Forcing 0（強0）‘1’ Forcing 1（強1）‘Z’ High Impedance（高阻）‘W’ Weak Unknown（弱未知）‘L’ Weak 0（弱0）‘H’ Weak 1（弱1）‘’ Don’t care（無關(guān)，即不可能情況） VHDL語言中，以下3個表達(dá)式是否等效？為什么？ a ＜= not b and (c or d)。變量是一個局部量，用來暫時保存信息，與硬件之間沒有對應(yīng)關(guān)系。包體(body)由包頭中指定的函數(shù)和過程的程序體組成，描述包頭中所說明的子程序（即函數(shù)和過程）的行為，包體可以與元件的一個architecture類比。end ponent_a。 對下面的功能寫一個實體(ponent_a)和一個結(jié)構(gòu)體(rtl) d_out ＝ (a_in and b_in) and c_in 。第4步：邏輯綜合。分5步進(jìn)行。VHDL語言具有多層次描述系統(tǒng)硬件功能的能力，可以從系統(tǒng)的數(shù)學(xué)模型直至門級電路。設(shè)計者可以專心致力于其功能，即需求規(guī)范的實現(xiàn)，而不需要對不影響功能的與工藝有關(guān)的因素花費過多的時間和精力。？與其它HDL語言相比，用VHDL語言設(shè)計電子線路有什么優(yōu)點？解：可以描述硬件電路的功能，信號連接關(guān)系及定時關(guān)系的一種語言，稱為硬件描述語言。 ispLSI器件中乘積項有多種用途，請列出ispLSI 1000 系列20個乘積項的功能。與陣列：形成20個乘積項。 XC2000系列的IR有哪幾種形式？分別起什么作用？解：XC2000系列的IR可分為三類：金屬線、開關(guān)矩陣和可編程連接點。CLB用來實現(xiàn)規(guī)模不大的組合或時序邏輯電路；IOB用來連接內(nèi)部邏輯電路與芯片外部引出腳；IR用來連接CLB與CLB，CLB與IOB，實現(xiàn)復(fù)雜的邏輯功能；SRAM存放編程數(shù)據(jù)。 GAL16V8用作時序邏輯設(shè)計時，其時鐘和輸出使能信號怎樣加入？輸出使能信號是高電平有效還是低電平有效？解：GAL16V8用作時序邏輯設(shè)計時，1腳接時鐘信號CLK，11腳接輸出使能信號，為低電平有效。 GAL16V8的OLMC有哪幾種具體配置？解：在SYN、AC0、AC1（n）的控制下，OLMC可配置成5種不同的工作模式：（1） SYN=1，AC0=0，AC1（n）=1時，為專用輸入模式；（2） SYN=1，AC0=0，AC1（n）=0時，為專用組合輸出模式；（3） SYN=1，AC0=1，AC1（n）=1時，為反饋組合輸出模式；（4） SYN=0，AC0=1，AC1（n）=1時，為時序電路中的組合輸出模式；（5） SYN=0，AC0=1，AC1（n）=0時，為寄存器輸出模式； ispGAL16Z8在結(jié)構(gòu)上與GAL16V8相比有哪些異同之處？解：ispGAL16Z8除了包含有GAL16V8的結(jié)構(gòu)外，比GAL16V8增加了4條引線：數(shù)據(jù)時鐘DCLK，串行數(shù)據(jù)輸入SDI，串行數(shù)據(jù)輸出SDO及方式控制MODE；增加了與編程有關(guān)的附加控制邏輯和移位寄存器。 GAL和PAL有哪些異同之處？各有哪些突出特點？解：GAL和PAL相同之處：基本結(jié)構(gòu)都是與陣列可編程，或陣列固定的PLD。工作時，11腳接低電平。（3） 寄存器輸出結(jié)構(gòu)：輸出端具有輸出三態(tài)緩沖器和D觸發(fā)器，且D觸發(fā)器的端又反饋至與陣列。 PLA、PAL、GAL和FPGA等主要PLD器件的基本結(jié)構(gòu)是什么？解：PLA的與陣列、或陣列都可編程；PAL的與陣列可編程、或陣列固定、輸出結(jié)構(gòu)固定；GAL的與陣列可編程、或陣列固定、輸出結(jié)構(gòu)可由用戶編程定義；FPGA由CLB、IR、IOB和SRAM構(gòu)成。 （3） 可分為MOS移位寄存器型SAM和CCD移位寄存器型SAM。 試用5位擴展方法將兩片2564位的RAM組成一個2568的RAM，畫出電路圖。（2）4位二進(jìn)制格雷碼轉(zhuǎn)換成二進(jìn)制自然碼。1以及向高位的進(jìn)位CO2。適合于信息量不大，經(jīng)常要改寫，掉電后仍保存的場合。適于存儲中、小批量生產(chǎn)的程序和數(shù)據(jù)；EPROM數(shù)據(jù)可通過紫外線擦除，重新寫入。因此存儲容量用“字?jǐn)?shù)位數(shù)”表示。D `RD QC1`SD `QD `RD QC1`SD `QD `RD QC1`SD `Q ，試作出QA，QB，QC，QD，QCC的波形。1amp。D `RD QC1`SD `QD `RD QC1`SD `QD `RD QC1`SD `QCP1179。1ST179。小汽車左、右兩側(cè)各有3個尾燈，要求：（1）左轉(zhuǎn)彎時，在左轉(zhuǎn)彎開關(guān)控制，；（2）右轉(zhuǎn)彎時，在右轉(zhuǎn)彎開關(guān)控制，；（3）左、右兩個開關(guān)都作用時，兩側(cè)的燈做同樣的周期地亮與滅；（4）在制動開關(guān)（制動器）作用時，6個尾燈同時亮。1P Q3 Q2 Q1 Q0T 74161 Qcc`LD `CRCP D3 D2 D1 D0 11CP、74151及若干與非門設(shè)計一電路同時輸出兩個不同的序列信號：Z1=111100010和Z2=101110001。解：Q0處的序列信號為：01110100110001。解： F處的序列為：0100001011。解：狀態(tài)編碼表為：(其中Q0162。解：（1）電路圖為： （2） 試用DFF設(shè)計一個序列信號發(fā)生器。解： 在上題中，若要求其輸出為8421BCD譯碼顯示時，即計數(shù)狀態(tài)為01，02，…，11，12編碼。所以模長仍為10。試用74165設(shè)計一個并行—串行轉(zhuǎn)換電路，它連續(xù)不斷地將并行輸入的8位數(shù)據(jù)轉(zhuǎn)換成串行輸出，即當(dāng)一組數(shù)據(jù)串行輸出完畢時，立即裝入一組新的數(shù)據(jù)。解： （1） （2） 解：M1=6，M2=8 電路的模長應(yīng)為6和8的最小公倍數(shù)24，即M=24。解：（1）異步清0，8421BCD碼 （2）異步置9 5421BCD碼Q3 Q2 Q1 Q0Q0 Q3 Q2 Q1 00000001001000110100 M=5 00000001001000110100100010011100 M=8 試用7490設(shè)計用8421BCD編碼的模7計數(shù)器。解：CP M=6 M=10 試用TFF實現(xiàn)符合下述編碼表的電路。解：74161（1）的`Q3接至74161（2）的CP，兩74161為異步級聯(lián)，反饋狀態(tài)為（4C）H=76，又利用異步清0端，所以M=76。 CP Z 000 001 010 011 100解： “待設(shè)計電路”。解：（1） （2）反饋狀態(tài)為1100 用四個DFF設(shè)計以下電路：（1）異步二進(jìn)制減法計數(shù)器。解：。邏輯功能：該電路是一個M=5的異步計數(shù)器。000 狀態(tài)轉(zhuǎn)移圖該電路具有自啟動性。1 1 1 1 1 1 1 0 D039。1 0準(zhǔn)備右移CP7173。 10準(zhǔn)備右移CP6173。1 1 1 1 0 D039。 D239。 D539。 D139。 D539。 D139。 D639。 D239。 Q839。 Q439。狀態(tài)轉(zhuǎn)移表：Q039。 S2：收到序列前2位“10”。MSB節(jié)拍脈沖CPCP1 CP2 CP3 CP4 CP5 CP6 CP7被加數(shù) X10 1 1 0 1 1 0加 數(shù) X20 0 1 0 1 1 0低位進(jìn)位 Qn0 0 0 1 0 1 1高位進(jìn)位Qn+10 0 1 0 1 1 0本位和 Z0 1 0 1 0 1 1 試作出101序列檢測器得狀態(tài)圖，該同步電路由一根輸入線X，一根輸出線Z，對應(yīng)與輸入序列的101的最后一個“1”，輸出Z=1。解：1）分析電路結(jié)構(gòu)：略2）求觸發(fā)器激勵函數(shù)：略3)狀態(tài)轉(zhuǎn)移表：略4)邏輯功能：實現(xiàn)串行二進(jìn)制加法運算。 已知輸入uI、試用兩個D觸發(fā)器將該輸入波形uI轉(zhuǎn)換成輸出波形uO 。解：。解：。解： Q、。 。 。解：特征方程為： 。解：(1)列真值表如下 下略 。圖 ，在開關(guān)S由A點撥到B點，再由B點撥回A點過程中，A、B兩點電壓波形如圖中所示。 ABCD 從1000向1101變化時： 電路中不存在功能冒險。試用7485和74157（四二選一MUX）構(gòu)成一個比較電路并能將其中大數(shù)輸出。1amp。解：=A3A2A1A0 B3B2B1B0(AB)i(A=B)i 7485(AB)i FAB FA=B FABA20B20A24A23A22A21B24 B23B22B21=A3A2A1A0 B3B2B1B0(AB)i(A=B)i 7485(AB)i FAB FA=B FABA5B5A9A8A7A6B9B8B7B6A3A2A1A0 B3B2B1B0(AB)i(A=B)i 7485(AB)i FAB FA=B FAB0=A3A2A1A0 B3B2B1B0(AB)i(A=B)i 7485(AB)i FAB FA=B FABA0B0