【正文】 BEGIN tmp:=0。 總目錄 退出 98 CASE 語句和 IF 語句的區(qū)別 （ 1） IF語句按條件順序處理，而 CASE語句按條件是無順序處理，從而 CASE語句不能用來設計優(yōu)先編碼器。 WHEN OTHERS=Y=?X?。 總目錄 退出 97 ARCHITECTURE rtl OF max4 IS BEGIN PROCESS(sel,input) BEGIN CASE sel IS WHEN “00”=Y=input(0)。 END IF。 ARCHITECTURE rtl OF mux4 IS BEGIN PROCESS(INPUT,SEL) BEGIN IF(sel=?00?)THEN Y=input(0)。 3:多選擇控制 IF 條件 1 THEN … ELSIF 條件 2 THEN … ELSIF 條件 n THEN … ELSE … END IF 總目錄 退出 94 例：設計一個 4選 1數據選擇器 總目錄 退出 95 ENTITY mux4 IS PORT( Input:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 2: 2選 1控制 IF 條件 順序語句 ELSE 順序語句 END IF。 2:說明 可以將上述 WAIT 語句“或”起來 帶 *號的 WAIT 語句可以進行邏輯綜合功能，其余只能進行行為描述。 總目錄 退出 89 VHDL語言的主要描述語句 兩類描述語句 1：并發(fā)語句 在構造體中使用，是 VHDL 中最基本的語句。 u1:adder PORT MAP(a(1),b(1),c0,s(1),c1)。 s,co:OUT STD_LOGIC)。 co:OUT STD_LOGIC。 總目錄 退出 87 LIBRARY IEEE。 s=ci XOR axb。 ARCHITECTURE rtl OF adder IS BEGIN PROCESS(a,b,ci) VARIABLE axb,ab,axbc:STD_LOGIC。c=ab) 名稱映射時順序可以顛倒。c=ab) 名稱映射時順序可以顛倒。c=ab) 名稱映射時順序可以顛倒。 END rtl。 SIGNAL aa,ab,nsel:STD_LOGIC(信號量無方向） BEGIN u1:inv PORT MAP(sel ,nsel)。 END COMPONENT。 c:OUT STD_LOGIC)。 2:元件映射語句 u0:and2 PORT MAP(x1,x2,l1)。 總目錄 退出 79 三：描述方法 1：元件描述語句 需要在構造體中說明的語句。 二：結構化描述的特點 1：與硬件連接關系密切。 END IF END PROCESS (3) 進程的最后結果應代入信號量。 如： PROCESS(clk1,clk2)是錯誤的，這是由于受綜合的限制。 ELSE ELSIF(sel=?0?) Y=?1?。 二：特點 1：貼近于邏輯連接的描述。 總目錄 退出 74 2:延時語句 （ 1）慣性延時 系統(tǒng)或器件輸出信號必須要有一個時間延時，常常表示如下： c=a AND b AFTER 10ns。 例： c=a AND b AFTER 5 ns。 3：結構化描述 總目錄 退出 72 構造體的行為描述方式 一：目的和應用場合 主要目的是驗證和仿真系統(tǒng)的數學模型。 總目錄 退出 70 ….. F=max(a,b)。 END IF。 END mypack。 1：結構 PACKAGE 包集合名 IS [說明語句 ] END 包集合名； PACKAGE BODY 包集合名 IS [語句 ] END 包集合名； 總目錄 退出 69 LIBRARY IEEE。 庫的使用范圍： 只能作用在一個實體單元的內部，當另外的實體單元用到時必須重新說明 。 USE 。 庫的種類很多，庫之間是相互獨立的，不可嵌套 一、庫的種類 （ 1） STD庫 任何包集合都可不作任何說明便可以使用。 （ 4）函數體內均為順序語句。 END max。 END vector_to_int。 IF(Z(I)=1)THEN q:=q+1。 （ 2）參數通常應為信號量。描述信號邊沿出現(xiàn)的時刻 如：時鐘上升沿 IF(clk?EVENT AND clk=?1?)THEN q=d。=”0111” 然后比較 a和 c即可。 用并置方法可以解決此問題。 總目錄 退出 55 例： SINGAL a:STD_LOGIC_VECTOR(3 DOWNTO 0)。 q=CONV_STD_LOGIC_VECTOR(q6,3)。)THEN IF(q6=5)THEN q6:=0。)THEN q6:=0。 END count6。b(2)=?0?。a(2)=?0?。 ? 標準的數據類型 ? 用戶定義的數據類型 總目錄 退出 49 一、標準數據類型（自己看書） 1：整數 2：實數 3：位 4：位矢量 5：布爾量 6：字符 7：字符串 8：時間 9：錯誤等級 10：大于等于零的整數 總目錄 退出 50 二：用戶定義的數據類型 1：格式 TYPE 數據類型名 IS 數據類型定義 2：定義種類 枚舉類型 整數 實數 數組 存取 文件 記錄 時間 總目錄 退出 51 三：數據子類型定義 1：格式 SUBTYPE 子類型名 IS 數據類型名 約束條件； 2：例子 SUBTYPE digit IS INTEGER 0 TO 9。 電路如圖所示，用 VHDL語言描述該電路。 END IF。 ELSIF (clk39。 ARCHITECTURE rtl OF tff2 IS BEGIN PROCESS (clk, reset) BEGIN IF(reset=39。 END rtl。139。) THEN q=39。 q : out STD_LOGIC)。 END IF。 z(1):= z(0)。 END PROCESS。 z(2)= z(1)。EVENT AND clk=39。 END PROCESS。 z(2)= z(1)。EVENT AND clk=39。 END PROCESS。 z(2):= z(1)。 總目錄 退出 37 塊結構 ARCHITECTURE BEGIN black1： BLOCK BEGIN 并發(fā)語句； ： END BLOCK black1； black2： BLOCK BEGIN 并發(fā)語句； ： END BLOCK black2； black3： BLOCK BEGIN 并發(fā)語句； ： END BLOCK black3； 總目錄 退出 38 進程（ PROCESS）語句結構描述 2 進程（ PROCESS）語句的結構 [進程名 ]： PROCESS（信號 1，信號 2， … ） 敏感量 BEGIN 順序語句； ： END PROCESS [進程名 ]； ? 進程中語句的順序執(zhí)行： ? 進程內的順序性； ? 進程間的并發(fā)性 ? 進程的啟動和執(zhí)行：敏感量變化啟動進程執(zhí)行 總目錄 退出 39 進程間的并發(fā)性 process1 PROCESS（信號 1，信號 2， … ） BEGIN 順序語句； ： END PROCESS process1 ； process2 PROCESS（信號 6，信號 7， … ） BEGIN 順序語句； ： END PROCESS process2 ； F= a OR b。 tmp2=d0 AND (NOT sel )。 總目錄 退出 31 VHDL基本設計單元構成 一個完整的設計單元 LIBRARY IEEE。 BEGIN tmp1=D1 AND sel。 END mux。 總目錄 退出 29 VHDL基本設計單元構成 一個完整的設計單元 LIBRARY IEEE。 BEGIN tmp1=D1 AND sel。 ENTITY mux IS PORT (D0,D1,sel: IN BIT。 總目錄 退出 26 屬性描述 描述時鐘邊沿的屬性‘ EVENT ?EVENT屬性屬于信號類屬性。 ? 信號和變量可以相互代入。 格式：