eda課程設計--數字秒表設計(參考版)
2025-01-16 15:30本頁面
【正文】 該進位作為下一個計數器的時鐘信號，連接各個計數器，就可實現設計要求的計數到1h。每一個單獨的輸出端口的輸出線也要用粗線，而且要拉長些，但不要與其他的線連接到一起，引起編譯出現錯誤。多個輸出端口同過命名的方式連接到一起的，要注意最終的輸出端口模塊的線要用粗線，表示可以連接多個端口。最終的原理圖連接后，端口的連接沒有注意，尤其是一對多的端口的連接。實際的時鐘脈沖信號不一定是我們的100Hz。 實際的過程中我們沒有加入分頻器模塊，仿真時直接提供100Hz的時鐘信號進行仿真。因為我們參考了書上的部分程序，不過有一句語句有語法錯誤。而且各個模塊排列比較緊是，容易在連接線上出現問題，所以各個模塊的排列要合理的分散。經過老師的指導，發(fā)現端口的連接線有問題。 我們設計的過程中主要遇到的難點是最終的各個模塊的連接與編譯。,第二個十進制計數器計數到1s,第三個十進制計數器計數到10s，第四個計數器用六進制計數器，計數到60s（即1min），第五個用十進制計數器，計數到10min，第六個用六進制計數器，計數到60min（即1h）。end architecture art。 end if。 else newclk=39。process(ter) isbegin if ter=29999 then newclk=39。 end if。 else ter=ter+1。139。beginprocess(clk) isbegin if clk39。end entity clkgen。entity clkgen is port(clk: in std_logic。use 。3）編程實現分頻器模塊 分頻器源代碼（3MHz—100Hz） lib
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