基于fpga的多功能函數(shù)信號(hào)發(fā)生器(參考版)
2024-10-22 14:33本頁(yè)面
【正文】 當(dāng)然我們不能廢棄我們基本的東西 — 學(xué)科基礎(chǔ)，全面發(fā)展自己，這需要我不斷去追求。不斷地去快速掌握并能快速地應(yīng)用新技術(shù)是我們做技術(shù)的人的基本素質(zhì)。采用新技術(shù)就是為了提高效率，快速完成設(shè)計(jì)任務(wù)。 ? 應(yīng)用 EDA技術(shù)完成波形發(fā)生器的設(shè)計(jì)，設(shè)計(jì)簡(jiǎn)單。可以節(jié)去傳統(tǒng)的煩瑣的硬件設(shè)計(jì)和硬件組合。 ? 用 FPGA完成波形發(fā)生器的方法與傳統(tǒng)的方法相比較，硬件結(jié)構(gòu)是相當(dāng)簡(jiǎn)單的。 ? FPGA的頂層設(shè)計(jì) 結(jié)論 ? 應(yīng)用 EDA技術(shù)用 FPGA完成波形發(fā)生器，通過(guò)選擇波形的按鈕，實(shí)現(xiàn) 5種波形的互相轉(zhuǎn)換。 end process。qx。039。 else en=clk。139。139。 END ENTITY control。 cs:out std_logic。 clk:in std_logic。 ENTITY control IS PORT ( sel:in std_logic_vector(2 downto 0)。 USE 。 主控器 LIBRARY IEEE。 q=q1(23 downto 18)。 ARCHITECTURE behave OF pcontrol IS signal q1: std_logic_vector(23 downto 0)。 q:out std_logic_vector(5 downto 0))。 ENTITY pcontrol IS PORT ( x:in std_logic_vector(23 downto 0)。相位控制器 USE 。 END ARCHITECTURE behave。 q=q1。 q1=qf+q1。139。 BEGIN PROCESS(clk) BEGIN if clk39。 ARCHITECTURE behave OF fcontrol IS signal qf: std_logic_vector(23 downto 0)。 q:out std_logic_vector(23 downto 0))。 ENTITY fcontrol IS PORT ( clk:in std_logic。頻率控制器 USE L。 DATA_RADIX=DEC。數(shù)據(jù)輸出位寬為 8 DEPTH=320。而由 D／ A轉(zhuǎn)換器可知，DAC0832的分辨率是 8位，這樣，將模擬信號(hào)的各種波行在一個(gè)周期內(nèi)平均分成 255份，由于已經(jīng)確定每周期的取樣點(diǎn)數(shù)為 64，即每隔 2π/64的間隔取值一次，所取的值為該點(diǎn)對(duì)應(yīng)的波形的值，通過(guò)計(jì)算可以獲得 64個(gè)取樣點(diǎn)的值；也可以通過(guò)查表的方法取得 64個(gè)取樣點(diǎn)的值?？梢詫?duì) D/A芯片進(jìn)行零點(diǎn)補(bǔ)償。若 Vref=+5V，當(dāng) D=0255（ 00H～ FFH）時(shí)， Vo=(0～ )V。于是我們得到的單極性輸出電壓為： ? Vo=(D Vref/256) ? 式中 D為輸入數(shù)字量的十進(jìn)
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