【正文】 乘法占用 AD1 EQU 31H AD。 時(shí)間差 DATA2H EQU 43H DATA3 EQU 44H DATA33 EQU 45H AD0 EQU 30H 。 感謝所有給我?guī)椭睦蠋熀屯瑢W(xué)，謝謝你們！ 長(zhǎng)春工程學(xué)院畢業(yè)設(shè)計(jì)（論文） 36 附錄一 ： 單片機(jī)程序如下： ； DATAH EQU 40H 。 林 老師多次詢問 我的設(shè)計(jì) 進(jìn)程，并為我指點(diǎn)迷津，幫助我開拓 設(shè)計(jì) 思路 、 精心點(diǎn)撥、熱忱鼓勵(lì) 。林老師 嚴(yán)謹(jǐn)細(xì)致、一絲不茍的作風(fēng)一直是我工 作、學(xué)習(xí)中的榜樣 ， 不僅授我以 專業(yè)知識(shí) ，而且教我做人，雖歷時(shí) 四 載，卻給以終生受益無(wú)窮之道。測(cè)試 [M]. 武漢 ,華中理工出版社 , 2021. [16] 周志敏主編 . 電源實(shí)用技術(shù)系列書 [M]. 北京 ,機(jī)械工業(yè)出版社 , 2021. [17] 徐愛鈞 . 8051 單片機(jī)實(shí)踐教程 [M]. 北京 ,電子工業(yè)出版社 , 2021. [18] 王修才 , 劉祖望 . 單片機(jī)接口技術(shù) [M]. 上海 ,復(fù)旦大學(xué)出版社 , 2021. [19] 黃智偉 . 全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽系統(tǒng)設(shè)計(jì) [M]. 北京 ,北京航空航天大學(xué)出版社 , 2021. [20]M. Tanaka and K. Nakayama, Jpn. J. Appl. Phys., Part 1 22, 233 _1983_. [21] Shigeru Hosoe et al., Precis. Eng. 17, 258 _1995_. [22] N. M. Oldham et al., Precis. Eng. 15, 173 _1993_. [23] A. Tselikov et al., 16, 1613 _1998_. [24] S. Mori et al., Opt. Eng. _Bellingham_ 27, 823 _1983_. [25]N. B. Yim et al., Meas. Sci. Technol. 11, 1131 _1991_. 長(zhǎng)春工程學(xué)院畢業(yè)設(shè)計(jì)（論文） 34 [26]C. M. Wu et al., Meas. Sci. Technol. 7, 520 _1996_. 長(zhǎng)春工程學(xué)院畢業(yè)設(shè)計(jì)（論文） 35 致 謝 畢業(yè)設(shè)計(jì)即將結(jié)束，大學(xué)生活也即將結(jié)束。 [6] 唐競(jìng)新 .數(shù)字電子電路 . 清華大學(xué)出版社， [7] 趙新民，智能儀器原理及設(shè)計(jì) .哈爾濱：哈爾濱工業(yè)大學(xué)出版社， 1989. [8] 康華光，電子技術(shù)基礎(chǔ) 模擬部分（第四版） .北京：高等教育出版社， 2021. [9] 吳超英 . 基于 CPLD/FPGA 技術(shù)的數(shù)字系統(tǒng)設(shè)計(jì) [J]安徽工業(yè)大學(xué)學(xué)報(bào) , 2021,(01)(56) [10] 劉夫江 .基于單片 機(jī)和 CPLD 的等精度數(shù)字頻率計(jì)設(shè)計(jì) [J]. 山東大學(xué) ,2021:(49) [11] 張永艷 . 基于復(fù)雜可編程邏輯器件及用 VHDL 語(yǔ)言編程的數(shù)字頻率計(jì)的設(shè)計(jì) [J]. 內(nèi)蒙古大學(xué) , 2021:(1015) [12] 張永安 . 基于 CPLD的多功能等精度數(shù)字頻率計(jì)的設(shè)計(jì) [J]. 內(nèi)蒙古大學(xué) , 2021:(2127) [13] 馬建國(guó) . 電子系統(tǒng)設(shè)計(jì) [M]. 北京 ,高等教育出版社 , 2021. [14] 楊剛 , 周群 . 電子系統(tǒng)設(shè)計(jì)與實(shí)踐 [M]. 北京 ,電子工業(yè)出版社 , 2021. [15] 謝自美 . 電子線路設(shè)計(jì)178。這種顯示方式不僅可以得到較為簡(jiǎn)單的硬件電路，而且可以得到穩(wěn)定的數(shù)據(jù)輸出，這種連接方式不僅占用單片機(jī)端口少，而且充分利用了單片機(jī)的資源，容易掌握其編碼規(guī)律，簡(jiǎn)化了軟件編程，在實(shí)驗(yàn)過程中，也體現(xiàn)出較高的可靠性。 (5) 單片機(jī)數(shù)據(jù)運(yùn)算控制電路的軟件設(shè)計(jì)思路是，單片機(jī)不斷地從 FPGA 讀取信號(hào)的周期和 a、 b 信號(hào)相位差所對(duì)應(yīng)的時(shí)間差，讀取數(shù)據(jù)后進(jìn)行有關(guān)計(jì)算，并通過轉(zhuǎn)換后，送出給顯示模塊實(shí)現(xiàn)頻率和相位差的顯示。 (3) FPGA 數(shù)據(jù)采集電路測(cè)量正弦波信號(hào)頻率的原理是：在正弦波信號(hào)整形后得到方波 長(zhǎng)春工程學(xué)院畢業(yè)設(shè)計(jì)（論文） 32 信號(hào)的一個(gè)周期內(nèi)對(duì)周期為 Tc 秒的數(shù)據(jù)采樣信號(hào)進(jìn)行計(jì)數(shù)，其計(jì)數(shù)結(jié)果乘以 1/Tc，就是被測(cè)正弦波信號(hào)的頻率，單位為 Hz。 7 總結(jié) (1) 在系統(tǒng)的總體設(shè)計(jì)方面，考慮到 FPGA 具有集成度高， I/O 資源豐富，穩(wěn)定可靠，可現(xiàn)場(chǎng)在線編程等優(yōu)點(diǎn)，而單片機(jī)具有很好的人機(jī)接口和運(yùn)算控制功能，本系統(tǒng)利用 FPGA和單片機(jī)相結(jié)合，構(gòu)成整個(gè)系統(tǒng)的測(cè)控主體，其中 FPGA 主要負(fù)責(zé)數(shù)據(jù)采集，而單片機(jī)則負(fù)責(zé)讀取 FPGA 采集到的數(shù)據(jù)進(jìn)行有關(guān)計(jì)算處理，以及鍵盤和顯示的控制。 長(zhǎng)春工程學(xué)院畢業(yè)設(shè)計(jì)（論文） 30 6 系統(tǒng)仿真、測(cè)試 仿真生成模塊 圖 61 FPGA 程序仿真生成模塊 仿真結(jié)果 長(zhǎng)春工程學(xué)院畢業(yè)設(shè)計(jì)（論文） 31 圖 62 FPGA 數(shù)據(jù)采集時(shí)序仿真圖 如圖 62, FPGA 數(shù)據(jù)采集時(shí)序仿真圖所示， FPGA 數(shù)據(jù)采集電路的輸入信號(hào)有： 1） CLK——系統(tǒng)工作用時(shí)鐘信號(hào)輸入端； 2） CLKAA， CLKBB——兩路被測(cè)信號(hào)輸入端； 3） EN——單片機(jī)發(fā)出的傳送數(shù)據(jù)使能信號(hào)，在 EN 的上升沿， FPGA 向單片機(jī)傳送數(shù)據(jù)； 4） RSEL——單片機(jī)發(fā)出的傳送數(shù)據(jù)類型信號(hào)，當(dāng) RSEL=0 時(shí)， FPGA 向單片機(jī)傳送被測(cè)信號(hào)頻率數(shù)據(jù)，當(dāng) RSEL=1 時(shí)， FPGA 向單片機(jī)傳送被測(cè)信號(hào)相位差數(shù)據(jù)。 END BLOCK SCXZ。 END IF。 WHEN OTHERS=NULL。139。=DATA=DATAA。 THEN CASE RSEL IS WHEN 39。 BEGIN SCXZ:BLOCK IS BEGIN PROCESS(EN,RSEL) IS BEGIN IF EN=39。 ARCHITECTURE ART OF SCXZ IS SIGNAL DATAA:STD_LOGIC_VECTOR(18 DOWNTO 0)。 DATA:OUT STD_LOGIC_VECTOR(18 DOWNTO 0))。 DATABC:IN STD_LOGIC_VECTOR(18 DOWNTO 0)。 USE 。 THEN DATAB=DA； END IF； DATABC=DATAB； 仿真觀測(cè)輸出用 END PROCESS； PROCESS(LOADA) IS 提取周期數(shù)據(jù)進(jìn)程 BEGIN IF RISING_EDGE(LOADA) THEN DATAA=DA； END IF； DATAAC=DATAA； 仿真觀測(cè)輸出用 END PROCESS； END BLOCK SJSC； 輸出選擇模塊 如圖 511 長(zhǎng)春工程學(xué)院畢業(yè)設(shè)計(jì)（論文） 29 圖 511 輸出選擇模塊 LIBRARY IEEE。EVENT AND CLB=39。 SIGNAL DATAA:STD_LOGIC_VECTOR(18 DOWNTO 0)； SIGNAL DATAB:STD_LOGIC_VECTOR(18 DOWNTO 0)； SIGNAL CLB:STD_LOGIC； SIGNAL LOADA:STD_LOGIC。 END ENTITY SJSC。 長(zhǎng)春工程學(xué)院畢業(yè)設(shè)計(jì)（論文） 28 USE 。 數(shù)據(jù)鎖存模塊 如圖 510 圖 510 數(shù)據(jù)鎖存模塊 LIBRARY IEEE。 仿真觀測(cè)輸出用 END PROCESS。 END IF。 ELSE CLRA=39。 THEN CLRA=39。 AND CLA=39。 PROCESS(CLKA,CLA) IS BEGIN IF CLKA=39。 CLBC=CLB。 PROCESS(CLKB) IS BEGIN IF RISING_EDGE(CLKB) THEN CLB=NOT CLB。 仿真觀測(cè)輸出用 LOADAC=LOADA。 CLAC=CLA。 ENA=CLA。 仿真觀測(cè)輸出用 PROCESS(CLKA) IS BEGIN IF RISING_EDGE(CLKA) THEN CLA=NOT CLA。 長(zhǎng)春工程學(xué)院畢業(yè)設(shè)計(jì)（論文） 27 CLKAC=CLKA。 BEGIN CLKA=NOT CLKAA。 BEGIN KZXH:BLOCK IS SIGNAL CLKA,CLKB:STD_LOGIC。 SIGNAL ENA:STD_LOGIC。 ARCHITECTURE ART OF KZXY IS SIGNAL CLB:STD_LOGIC。仿真觀測(cè)輸出用 LOADAC:OUT STD_LOGIC。仿真觀測(cè)輸出用 CLRAC:OUT STD_LOGIC。 CLKAC,CLKBC:OUT STD_LOGIC。 CLKBB:IN STD_LOGIC。 USE 。 控制信號(hào)產(chǎn)生模塊 如圖 59 圖 59 控制信號(hào)產(chǎn)生模塊 LIBRARY IEEE。 長(zhǎng)春工程學(xué)院畢業(yè)設(shè)計(jì)（論文） 26 END BLOCK SJJC。 DAC=DA。 END IF。 THEN DA=DA+39。 ELSIF RISING_EDGE(CLKF) THEN IF ENA=39。139。 SIGNAL ENA:STD_LOGIC。 SIGNAL DA:STD_LOGIC_VECTOR(18 DOWNTO 0)。 END ENTITY SJJC。 CLRAC:IN STD_LOGIC。 ENTITY SJJC IS PORT(CLKFC:IN STD_LOGIC。 USE 。 END ARCHITECTURE ART。 END PROCESS。 長(zhǎng)春工程學(xué)院畢業(yè)設(shè)計(jì)（論文） 25 CLKF=CL。 END IF。 CL:=39。139。 BEGIN IF RISING_EDGE(CLK) THEN IF TEMP=3 THEN TEMP:=0。 BEGIN FPQ:BLOCK IS BEGIN PROCESS(CLK) IS VARIABLE TEMP:INTEGER RANGE 0 TO 4。 END ENTITY FPQ。 ENTITY FPQ IS PORT(CLK:IN STD_LOGIC。 USE 。 調(diào)用乘法，計(jì)算 3600? t ＝ N調(diào)用除法，計(jì)算 N / a 周期調(diào)用二進(jìn)制 B C D 轉(zhuǎn)換程序調(diào)用壓縮 B C D 碼 轉(zhuǎn) 換 為 單 字 節(jié) B C D 碼程序存 入 數(shù) 據(jù) 到 顯 示 緩 存返回顯示開始顯 示 頻 率 ， 賦 頻 率 初 始 地 址2 F H . 0 ＝ 0 ？N顯 示 相 位 差 ， 賦 相 位 初 始 地 址Y其程序流程圖如圖 55 所示 。其程序流程圖如圖 54 所示 。單片機(jī)讀取 FPGA 數(shù)據(jù)的程序流程圖如圖 53 所示 。 數(shù)據(jù)采集主程序 信號(hào)分頻 模塊 子程序 控制信號(hào) 產(chǎn)生模塊 子程序 數(shù)據(jù)鎖存 模塊 子程序 時(shí)間檢測(cè) 模塊 子程序 輸出選擇 模塊 子程序 開始初 始 化從 F P G A 讀 a 信 號(hào) 周 期 和a 、 b 信 號(hào) 下