【正文】 乘法占用 AD1 EQU 31H AD2 EQU 32H AD3 EQU 33H AD4 EQU 34H AD5 EQU 35H AD6 EQU 36H ADA EQU 4FH ADB EQU 5FH ADC EQU 4DH ADE EQU 5DH DSEL BIT FEN BIT KEY1 BIT KEY2 BIT ALA 。 時間差 DATA2H EQU 43H DATA3 EQU 44H DATA33 EQU 45H AD0 EQU 30H 。 感謝所有給我?guī)椭睦蠋熀屯瑢W，謝謝你們！ 長春工程學院畢業(yè)設計（論文） 34 附錄一 ： 單片機程序如下： ； DATAH EQU 40H 。 林 老師多次詢問 我的設計 進程，并為我指點迷津，幫助我開拓 設計 思路 、 精心點撥、熱忱鼓勵 。林老師 嚴謹細致、一絲不茍的作風一直是我工作、學習中的榜樣 ， 不僅授我以 專業(yè)知識 ，而且教我做人，雖歷時 四 載，卻給以終生受益無窮之道。測試 [M]. 武漢 ,華中理工出版社 , 2021. [16] 周志敏主編 . 電源實用技術(shù)系列書 [M]. 北京 ,機械工業(yè)出版社 , 2021. [17] 徐愛鈞 . 8051 單片機實踐教程 [M]. 北京 ,電子工業(yè)出版社 , 2021. [18] 王修才 , 劉祖望 . 單片機接口技術(shù) [M]. 上海 ,復旦大學出版社 , 2021. [19] 黃智偉 . 全國大學生電子設計競賽系統(tǒng)設計 [M]. 北京 ,北京航空航天大學出版社 , 2021. [20]M. Tanaka and K. Nakayama, Jpn. J. Appl. Phys., Part 1 22, 233 _1983_. [21] Shigeru Hosoe et al., Precis. Eng. 17, 258 _1995_. [22] N. M. Oldham et al., Precis. Eng. 15, 173 _1993_. [23] A. Tselikov et al., 16, 1613 _1998_. [24] S. Mori et al., Opt. Eng. _Bellingham_ 27, 823 _1983_. [25]N. B. Yim et al., Meas. Sci. Technol. 11, 1131 _1991_. [26]C. M. Wu et al., Meas. Sci. Technol. 7, 520 _1996_. 長春工程學院畢業(yè)設計（論文） 33 致 謝 畢業(yè)設計即將結(jié)束，大學生活也即將結(jié)束。 [6] 唐競新 .數(shù)字電子電路 . 清華大學出版社， [7] 趙新民，智能儀器原理及設計 .哈爾濱：哈爾濱工業(yè)大學出版社， 1989. [8] 康華光，電子技術(shù)基礎(chǔ) 模擬部分（第四版） .北京：高等教育出版社， 2021. [9] 吳超英 . 基于 CPLD/FPGA技術(shù)的數(shù)字系統(tǒng)設計 [J]安徽工業(yè)大學學報 , 2021,(01)(56) [10] 劉夫江 .基于單片機 和 CPLD 的等精度數(shù)字頻率計設計 [J]. 山東大學 ,2021:(49) [11] 張永艷 . 基于復雜可編程邏輯器件及用 VHDL 語言編程的數(shù)字頻率計的設計 [J]. 內(nèi)蒙古大學 , 2021:(1015) [12] 張永安 . 基于 CPLD 的多功能等精度數(shù)字頻率計的設計 [J]. 內(nèi)蒙古大學 , 2021:(2127) [13] 馬建國 . 電子系統(tǒng)設計 [M]. 北京 ,高等教育出版社 , 2021. [14] 楊剛 , 周群 . 電子系統(tǒng)設計與實踐 [M]. 北京 ,電子工業(yè)出版社 , 2021. [15] 謝自美 . 電子線路設計178。這種顯示方式不僅可以得到較為簡單的硬件電路，而且可以得到穩(wěn)定的數(shù)據(jù)輸出，這種連接方式不僅占用單片機端口少，而且充分利用了單片機的資源，容易掌握其編碼規(guī)律，簡化了軟件編程，在實驗過程中，也體現(xiàn)出較高的可靠性。 (5) 單片機數(shù)據(jù)運算控制電路的軟件設計思路是，單片機不斷地從 FPGA讀取信號的周期和a、 b 信號相位差所對應的時間差，讀取數(shù)據(jù)后進行有關(guān)計算，并通過轉(zhuǎn)換后，送出給顯示模塊實現(xiàn)頻率和相位差的顯示。 (3) FPGA數(shù)據(jù)采集電路測量正弦波信號頻率的原理是：在正弦波信號整形后得到方波信號的一個周期內(nèi)對周期為 Tc秒的數(shù)據(jù)采樣信號進行計數(shù)，其計數(shù)結(jié)果乘以 1/Tc，就是被測正弦波信號的頻率，單位為 Hz。 長春工程學院畢業(yè)設計（論文） 31 7 總結(jié) (1) 在系統(tǒng)的總體設計方面，考慮到 FPGA 具有集成度高， I/O 資源豐富，穩(wěn)定可靠，可現(xiàn)場在線編程等優(yōu)點，而單片機具有很好的人機接口和運算控制功能，本系統(tǒng)利用 FPGA和單片機相結(jié)合，構(gòu)成整個系統(tǒng)的測控主體，其中 FPGA主要負責數(shù)據(jù)采集，而單片機則負責讀取 FPGA采集到的數(shù)據(jù)進行有關(guān)計算處理，以及鍵盤和顯示的控制。 長春工程學院畢業(yè)設計（論文） 30 6 系統(tǒng)仿真、測試 仿真生成模塊 圖 61 FPGA 程序仿真生成模塊 仿真結(jié)果 圖 62 FPGA 數(shù)據(jù)采集時序仿真圖 如圖 62, FPGA數(shù)據(jù)采集時序 仿真圖所示， FPGA數(shù)據(jù)采集電路的輸入信號有 ： 1） CLK——系統(tǒng)工作用時鐘信號輸入端； 2） CLKAA， CLKBB——兩路被測信號輸入端； 3） EN——單片機發(fā)出的傳送數(shù)據(jù)使能信號，在 EN的上升沿， FPGA向單片機傳送數(shù)據(jù)； 4） RSEL——單片機發(fā)出的傳送數(shù)據(jù)類型信號，當 RSEL=0時， FPGA向單片機傳送被測信號頻率數(shù)據(jù)，當 RSEL=1 時， FPGA向單片機傳送被測信號相位差數(shù)據(jù)。 END BLOCK SCXZ。 END IF。 WHEN OTHERS=NULL。139。=DATA=DATAA。 THEN CASE RSEL IS WHEN 39。 BEGIN SCXZ:BLOCK IS BEGIN PROCESS(EN,RSEL) IS BEGIN IF EN=39。 ARCHITECTURE ART OF SCXZ IS SIGNAL DATAA:STD_LOGIC_VECTOR(18 DOWNTO 0)。 DATA:OUT STD_LOGIC_VECTOR(18 DOWNTO 0))。 DATABC:IN STD_LOGIC_VECTOR(18 DOWNTO 0)。 USE 。 THEN DATAB=DA； END IF； DATABC=DATAB； 仿真觀測輸出用 END PROCESS； PROCESS(LOADA) IS 提取周期數(shù)據(jù)進程 BEGIN IF RISING_EDGE(LOADA) THEN DATAA=DA； END IF； DATAAC=DATAA； 仿真觀測輸出用 END PROCESS； END BLOCK SJSC； 輸出選擇模塊 如圖 511 圖 511 輸出選擇模塊 LIBRARY IEEE。EVENT AND CLB=39。 SIGNAL DATAA:STD_LOGIC_VECTOR(18 DOWNTO 0)； SIGNAL DATAB:STD_LOGIC_VECTOR(18 DOWNTO 0)； SIGNAL CLB:STD_LOGIC； SIGNAL LOADA:STD_LOGIC。 END ENTITY SJSC。 USE 。 數(shù)據(jù)鎖存模塊 如圖 510 圖 510 數(shù)據(jù)鎖存模塊 LIBRARY IEEE。 仿真觀測輸出用 END PROCESS。 END IF。 ELSE CLRA=39。 THEN CLRA=39。 AND CLA=39。 PROCESS(CLKA,CLA) IS BEGIN IF CLKA=39。 CLBC=CLB。 PROCESS(CLKB) IS BEGIN IF RISING_EDGE(CLKB) THEN CLB=NOT CLB。 仿真觀測輸出用 LOADAC=LOADA。 CLAC=CLA。 ENA=CLA。 仿真觀測輸出用 PROCESS(CLKA) IS BEGIN 長春工程學院畢業(yè)設計（論文） 27 IF RISING_EDGE(CLKA) THEN CLA=NOT CLA。 CLKAC=CLKA。 BEGIN CLKA=NOT CLKAA。 BEGIN KZXH:BLOCK IS SIGNAL CLKA,CLKB:STD_LOGIC。 SIGNAL ENA:STD_LOGIC。 ARCHITECTURE ART OF KZXY IS SIGNAL CLB:STD_LOGIC。仿真觀測輸出用 LOADAC:OUT STD_LOGIC。仿真觀測輸出用 CLRAC:OUT STD_LOGIC。 CLKAC,CLKBC:OUT STD_LOGIC。 CLKBB:IN STD_LOGIC。 USE 。 控制信號產(chǎn)生模塊 如圖 59 長春工程學院畢業(yè)設計（論文） 26 圖 59 控制信號產(chǎn)生模塊 LIBRARY IEEE。 END BLOCK SJJC。 DAC=DA。 END IF。 THEN DA=DA+39。 ELSIF RISING_EDGE(CLKF) THEN IF ENA=39。139。 SIGNAL ENA:STD_LOGIC。 SIGNAL DA:STD_LOGIC_VECTOR(18 DOWNTO 0)。 END ENTITY SJJC。 CLRAC:IN STD_LOGIC。 ENTITY SJJC IS PORT(CLKFC:IN STD_LOGIC。 USE 。 END ARCHITECTURE ART。 END PROCESS。 CLKF=CL。 END IF。 CL:=39。139。 BEGIN IF RISING_EDGE(CLK) THEN IF TEMP=3 THEN TEMP:=0。 BEGIN FPQ:BLOCK IS BEGIN PROCESS(CLK) IS VARIABLE TEMP:INTEGER RANGE 0 TO 4。 END ENTITY FPQ。 ENTITY FPQ IS PORT(CLK:IN STD_LOGIC。 USE 。 圖 56 顯示程序流程圖 各模塊程序如下： 信號分頻模塊 如圖 57 調(diào)用乘法，計算 3600? t ＝ N調(diào)用除法，計算 N / a 周期調(diào)用二進制 B C D 轉(zhuǎn)換程序調(diào)用壓縮 B C D 碼 轉(zhuǎn) 換 為 單 字 節(jié) B C D 碼程序存 入 數(shù) 據(jù) 到 顯 示 緩 存返回顯示開始顯 示 頻 率 ， 賦 頻 率 初 始 地 址2 F H . 0 ＝ 0 ？N顯 示 相 位 差 ， 賦 相 位 初 始 地 址Y 其程序流程圖如圖 55 所示 。 其程序流程圖如圖54 所示 。 單片機讀取FPGA數(shù)據(jù)的程序流程圖如圖 53 所示 。 圖 52 主程序