【正文】 降 沿 的 時(shí) 間 差計(jì)算 a 信 號(hào) 的 頻 率 和a 、 b 信 號(hào) 的 相 位 差送 數(shù) 據(jù) 顯 示 長(zhǎng)春工程學(xué)院畢業(yè)設(shè)計(jì)（論文） 22 圖 52 主程序流程圖 單片機(jī)在獲取 FPGA 的數(shù)據(jù)時(shí)，開始的是一般的讀取指令 MOV 指令，分別從單片機(jī)的 P0 口、 P2 口、 P1 口的低 3 位讀入數(shù)據(jù)，組合為一個(gè) 19 位的二進(jìn)制數(shù)據(jù)，通過(guò)控制口線 、 控制 FPGA 釋放數(shù)據(jù)。 圖 51 系統(tǒng)程序結(jié)構(gòu) 單片機(jī)數(shù)據(jù)運(yùn)算控制電路的軟件設(shè)計(jì)思路是，單片機(jī)不斷地從 FPGA 讀取信號(hào)的周期和 a、 b 信號(hào)相位差所對(duì)應(yīng)的時(shí)間差，讀取數(shù)據(jù)后進(jìn)行有關(guān)計(jì)算，并通過(guò)轉(zhuǎn)換后，送出給顯示模塊，實(shí)現(xiàn)頻率和相位差的顯示 。 長(zhǎng)春工程學(xué)院畢業(yè)設(shè)計(jì)（論文） 20 D1T1220uFC5220uFC8C6C778051 2 3～ 220V輸出 5V 直流電壓5V470R3Res2D2VCC電源指示 圖 48 電源輸入電路原理圖 長(zhǎng)春工程學(xué)院畢業(yè)設(shè)計(jì)（論文） 21 5 系統(tǒng)軟件設(shè)計(jì) 系統(tǒng)程序結(jié)構(gòu) FPGA 數(shù)據(jù)采集主程序模塊主要包括以下幾部分子程序： 1） 信號(hào)分頻模塊子程序； 2） 控制信號(hào)產(chǎn)生模塊子程序； 3） 時(shí)間檢測(cè)模塊子程序； 4） 數(shù)據(jù)鎖存模塊子程序； 5） 輸出選擇模塊子程序。穩(wěn)壓電路的功能是使輸出直流電壓基本不受電網(wǎng)電壓波動(dòng)和負(fù)載電阻變化的影響，從而獲得穩(wěn)定性足夠高的直流電壓 [16] 。由于經(jīng)整流電路整流后的電壓含有較大的交流分量，會(huì)影響到負(fù)載電路的正常工作。 由于輸入電壓為電網(wǎng)電壓，一般情況下所需直流電壓的數(shù)值和電網(wǎng)電壓的有效值相差較大，因而電源 變壓器的作用顯現(xiàn)出來(lái)起到降壓作用。 電源輸入部分 系統(tǒng)電源需要用 5V直流電源供電，其電路如圖 48所示，把頻率為 50Hz、有效值為220V的單相交流電壓轉(zhuǎn)換為幅值穩(wěn)定的 5V直流電壓。穩(wěn)壓器輸出電壓的可調(diào)范圍為 Uo=~37V，最大輸出電流 Iomax =。 ②可調(diào)式三端集成穩(wěn)壓器 可調(diào)式三端集成穩(wěn)壓器是指輸出電壓可以連續(xù)調(diào)節(jié)的穩(wěn)壓器，有輸出正電壓的 CW317系列（ LM317）三端穩(wěn)壓器；有輸出負(fù)電壓的 CW337 系列（ LM337）三端穩(wěn)壓器。穩(wěn)壓器的靜態(tài)電流 Io =8mA。型號(hào)中最后兩位數(shù)字表示輸出電壓的穩(wěn)定值，有 5V、 6V、 9V、 15V、18V 和 24V。 ①固定電壓輸出穩(wěn)壓器 常見的有 CW78 ? （ LM78 ? ）系列三端固定式正電壓輸出集成穩(wěn)壓器； CW79 ?（ LM79 ? ）系列三端固定式負(fù)電壓輸出集成穩(wěn)壓器。 集成穩(wěn)壓器的類型很多，在小功率穩(wěn)壓電源中，普遍使用的是三端穩(wěn)壓器。穩(wěn)壓電路一般采用集成穩(wěn)壓器和一些外圍元件所組成。因此，為了維持輸出電壓 UI 穩(wěn)定不變，還需加一級(jí)穩(wěn)壓電路。 UI與交流電壓 u2的有效值 U2的關(guān)系為： 2)~( UU I ? [9] 在整流電路中，每只二極管所承受的最大反向電壓為： 22UURM ? 流過(guò)每只二極管的平均電流為： RUII RD ?? 其中： R 為整流濾波電路的負(fù)載電阻，它為電容 C 提供放電通路，放電時(shí)間常數(shù) RC應(yīng)滿足： 2 )5~3( TRC ? [16] 其中： T=20ms 是 50Hz 交流電壓的周期。 2） 整流和濾波電路 在穩(wěn)壓電源中一般用四個(gè)二極管組成橋式整流電路，整流電路的作用是將交流電壓u2變換成脈動(dòng)的直流電壓 u3， 這里一般采用橋式整流電路來(lái)實(shí)現(xiàn)，即可用四個(gè)二極管來(lái)組成，也可用整流橋堆來(lái)完成 。電源變壓器的效率為： 12PP??[19] 其中： 2P 是變壓器副邊的功率， 1P 是變壓器原邊的功率。 直流穩(wěn)壓源結(jié)構(gòu)：電源變壓器、 整流、濾波電路和 穩(wěn)壓電路。單相交流電經(jīng)過(guò)電源變壓器、整流電路、濾波電路和穩(wěn)定電路轉(zhuǎn)換成穩(wěn)定的直流電壓。 直流穩(wěn)壓電源設(shè)計(jì) [8] 根據(jù)本設(shè)計(jì)設(shè)計(jì)要求，所用的電源為 220V、 50HZ的交流電，整個(gè)系統(tǒng)必須在接通市電以后就可 以使用，這樣使用更加方便簡(jiǎn)單。 表 41 數(shù)碼管的編碼 顯示數(shù)碼 斷 碼 顯示數(shù)碼 斷 碼 0 88H 8 08H 1 0EBH 9 09H 2 4CH A 0AH 3 49H B 38H 4 2BH C 9CH 5 19H D 68H 6 18H E 1CH 7 0CBH F 1EH 一般來(lái)說(shuō)在一個(gè)字節(jié)中按照 a、 b、 c、 d、 e、 f、 g 的順序放置字型碼，比如在一個(gè)共陰極數(shù)碼管上要顯示 “7”，則 a、 b、 c 段需被點(diǎn)亮。 在本系統(tǒng)中， 74LS164 的連接方式為： 74LS164 的輸出 Q0～ Q7 分別接 LED 數(shù)碼管abcdefgdpc o mafeg bcd dp12345678abcdefgdpU1 1DPYR11 k ?Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7A B CLKMR3 4 5 6 10 11 12 13dp g f e d c b a1 2R XDT X D7 4 L S1 6 4abcdefgdpc o mafeg bcd dp12345678abcdefgdpU1 2DPYR21 k ?Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7A B CLKMR3 4 5 6 10 11 12 13dp g f e d c b a1 27 4 L S1 6 4abcdefgdpc o mafeg bcd dp12345678abcdefgdpU1 3DPYR31 k ?Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7A B CLKMR3 4 5 6 10 11 12 13dp g f e d c b a1 27 4 L S1 6 4abcdefgdpc o mafeg bcd dp12345678abcdefgdpU1 7DPYR71 k ?Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7A B CLKMR3 4 5 6 10 11 12 13dp g f e d c b a1 27 4 L S1 6 4abcdefgdpc o mafeg bcd dp12345678abcdefgdpU1 8DYPR81 k ?Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7A B CLKMR3 4 5 6 10 11 12 13dp g f e d c b a1 27 4 L S1 6 4U1 U2 U3 U7 U8＋ 5 VVC C8 9 8 9 8 9……8 9 8 9＋ 5 VVC C 長(zhǎng)春工程學(xué)院畢業(yè)設(shè)計(jì)（論文） 17 的 dp、 g、 f、 e、 d、 c、 b、 a，并且 Q7 連接下一個(gè) 74LS164 的 A、 B 端，時(shí)鐘 CLK 連接單片機(jī)的 TXD 端，第一片芯片的 AB 端連接單片機(jī)的 RXD 端， 74LS164 芯片的主控復(fù)位端接高電平 VCC。 74LS164 是一種 8 位高速串入 /并出的移位寄存器，隨著時(shí)鐘信號(hào)的高低變化，串行數(shù)據(jù)通過(guò)一個(gè) 2 輸入與門同步的送入，使用獨(dú)立于時(shí)鐘的主控復(fù)位端讓寄存器的輸出端變?yōu)榈碗娖剑⑶也捎眯ぬ鼗Q位電路以達(dá)到高速運(yùn)行的目 的。當(dāng)需要點(diǎn)亮共陽(yáng)極數(shù)碼管的一段時(shí)，公共段需接高電平、該段的段選線接低電平，從而該段被點(diǎn)亮。對(duì)于共陽(yáng)極數(shù)碼管，則正好相反，內(nèi)部發(fā)光二極管的陽(yáng)極接在一起，陰極成為段選線。共陰極內(nèi)部每個(gè)發(fā)光二極管的陰極被接在一起，成為該各段的公共選通線；發(fā)光二極管的陽(yáng)極則成為段選線。 長(zhǎng)春工程學(xué)院畢業(yè)設(shè)計(jì)（論文） 16 圖 47 顯示電路 當(dāng) 端接 +Vcc 時(shí)其二極管正常工作，其輸入端輸入 低 電平二極管被點(diǎn)亮，其輸入端輸入 高 電平二極管不被點(diǎn)亮 。這種顯示方式不僅可以得到較為簡(jiǎn)單的硬件電路，而且可以得到穩(wěn)定的數(shù)據(jù)輸出；這種連接方式不僅占用單片機(jī)端口少，而且充分利用了單片機(jī)的資源，容易掌握其編碼規(guī)律，簡(jiǎn)化了軟件編程，在實(shí)驗(yàn)過(guò)程中，也體現(xiàn)出較高 的可靠性。在輪流點(diǎn)亮過(guò)程中， 每位顯示器的點(diǎn)亮?xí)r間極為短暫，但由于人的視覺暫留現(xiàn)象及發(fā)光二極管的余輝效應(yīng)，給人的印象就是一組穩(wěn)定的顯示數(shù)據(jù)。 CPU 向字段輸出端口輸出字型碼時(shí)，所有顯示器接受相同的字型碼，但究竟使那一位則由 I/O 線決定。 另一種方法是動(dòng)態(tài)掃描顯示。這樣單片機(jī)只要把顯示的字型數(shù)據(jù)代碼發(fā)送到接口電路，該字段就可以顯示要發(fā)送的字型。靜態(tài)顯示的數(shù)據(jù)穩(wěn)定，占用的 CPU 時(shí)間少。 靜態(tài)顯示就是顯示驅(qū)動(dòng)電路具有輸出鎖存功能，單片機(jī)將要顯示的數(shù)據(jù)送出后就不再控制 LED，直到下一次顯示時(shí)再傳送一次新的數(shù)據(jù)。相反，小型指示型白熾燈的半衰期 (此處的 長(zhǎng)春工程學(xué)院畢業(yè)設(shè)計(jì)（論文） 15 半衰期指的是有一半數(shù)量的燈失效的時(shí)間 )典型值是 10 萬(wàn)到數(shù)千小時(shí)不等，具體時(shí)間取決于燈的額定工作電流。 目前應(yīng)用最為廣泛的是七段數(shù)字顯示器，按發(fā)光物質(zhì)的不同數(shù)字顯示器可分為以下幾類：（ 1）半導(dǎo)體顯示器；（ 2）熒光數(shù)字顯示器；（ 3）液體數(shù)字顯示器；（ 4）氣體放電顯示器。數(shù)碼顯示器是用來(lái) 顯示數(shù)字、文字或符號(hào)的器件，數(shù)碼管的顯示方式一般有三種：第一種是字形重疊式，它是將不同的電極重疊起來(lái)，要顯示某字符，只需使相應(yīng)的電極發(fā)亮即可，如輝光放電管、邊光顯示管等。其原理圖如圖 46 所示。 、 分別接 EN、 RSEL。在設(shè)計(jì)中考慮到，單片機(jī)具有較強(qiáng)的運(yùn)算能力和控制能力的特點(diǎn)，因此使用單片機(jī)的 P0口， P2 口及 、 、 、 接收 FPGA 送來(lái)的對(duì)應(yīng)于正弦信號(hào)的周期、相位 差的 長(zhǎng)春工程學(xué)院畢業(yè)設(shè)計(jì)（論文） 14 19 位數(shù)據(jù)信號(hào)， 并在單片機(jī)內(nèi)部完成對(duì)這 19bit 二進(jìn)制數(shù)據(jù)的處理及相關(guān)運(yùn)算。 長(zhǎng)春工程學(xué)院畢業(yè)設(shè)計(jì)（論文） 13 圖 44 FPGA數(shù)據(jù)采集模塊 數(shù)據(jù)采集電路圖如下圖 45 所示： 圖 45 數(shù)據(jù)采集電路 單片機(jī)數(shù)據(jù)運(yùn)算控制電路的設(shè)計(jì) [10] 單片機(jī)數(shù)據(jù)運(yùn)算控制電路的功能就是負(fù)責(zé)讀取 FPGA 采集到的數(shù)據(jù)，并根據(jù)這些數(shù)據(jù)計(jì)算待測(cè)正弦信號(hào)的頻率及兩路同頻正弦信號(hào)之間的相位差，同時(shí)通過(guò)功能鍵切換，顯示出待測(cè)信號(hào)的頻率和相位差。 圖 43 FPGA 數(shù)據(jù)采集電路結(jié)構(gòu) 根據(jù)系統(tǒng)的總體設(shè)計(jì)方案， FPGA 數(shù)據(jù)采集電路的輸入信號(hào)有： CLK——系統(tǒng)工作用時(shí)鐘信號(hào)輸入端； CLKAA， CLKBB——兩路被測(cè)信號(hào)輸入端； EN——單片機(jī)發(fā)出的傳送數(shù)據(jù)使能信號(hào)，在 EN 的上升沿 ， FPGA 向單片機(jī)傳送數(shù)據(jù)； RSEL——單片機(jī)發(fā)出的傳送數(shù)據(jù)類型信號(hào)，當(dāng) RSEL=0 時(shí)， FPGA 向單片機(jī)傳送被測(cè)信號(hào)頻率數(shù)據(jù)，當(dāng) RSEL=1 時(shí)，F(xiàn)PGA 向單片機(jī)傳送被測(cè)信號(hào)相位差數(shù)據(jù)。因此，在所測(cè) 信號(hào)一個(gè)周期中，只有計(jì)數(shù)數(shù)值超過(guò) 180 次時(shí)才能達(dá)到要求。要求測(cè)量相位的絕對(duì)誤差≤ 2。 FPGA 數(shù)據(jù)采集電路的輸出信號(hào)有：DATA[18..0]——FPGA 到單片機(jī)的數(shù)據(jù)輸出口，由輸出控制信號(hào) EN 和 RSEL 控制