【正文】 電路源程序如下： 。而輸出的數(shù)據(jù)當(dāng)中，前四位是幀同步碼高四位，中間四位為輸入數(shù)據(jù)，后四位是幀同步碼低四位。該接口要實(shí)現(xiàn)的功能就是將并行輸入的數(shù)據(jù)并行輸出。功能得到實(shí)現(xiàn)，生成 RTL 圖如圖 ，底層模塊源程序見附錄 B。 圖 四位串并轉(zhuǎn)換接口電路仿真波形 南昌航空大學(xué)學(xué)士學(xué)位論文 29 本文在仿真時(shí)設(shè)定幀同步碼高四位和低四位都為 “ 1001” ，而輸入數(shù)據(jù)前四位為“ 1010” 。 end。 u3: z3 port map(clk=clk,k3=k1_temp)。 begin u1:c104 port map(clk=clk,din14=din14,dt14=dout_temp,en104=en104)。 signal daout_temp:std_logic_vector(2 downto 0)。 end ponent。 ponent z3 port (clk:in std_logic。 daout:out std_logic_vector(2 downto 0))。 end ponent。 en104:in std_logic。 ponent mux12_4_1 port(ah,bh,din:in 八進(jìn)制計(jì)數(shù)器 輸出信號寄存器 串并轉(zhuǎn)換寄存器 12 位并行輸出寄存器 南昌航空大學(xué)學(xué)士學(xué)位論文 28 std_logic_vector(3 downto 0)。 dt14:out std_logic_vector(3 downto 0))。 architecture one of c14 is ponent c104 port (clk,en104:in std_logic。 dt104:out std_logic_vector(11 downto 0))。 entity c14 is port(din14,clk,en104:in std_logic。 use 。所以 本設(shè)計(jì)的關(guān)鍵是輸出信號寄存器，其必須在輸出信號為 “ 100” 時(shí)清零，而 12 位 并行輸出寄存器應(yīng)在輸出信號為 “ 011” 時(shí)將數(shù)據(jù)輸出 ，其實(shí)現(xiàn)的功能其實(shí)就是一個(gè)三位四進(jìn)制計(jì)數(shù)器 。其結(jié)構(gòu)框圖如下圖 ： 圖 四位串并轉(zhuǎn)換接口電路結(jié)構(gòu)框圖 該電路的 工作流程為： 在時(shí)鐘上升沿，八進(jìn)制計(jì)數(shù)器加 1，將所計(jì)數(shù)輸給輸出信號寄存器，輸出信號傳給 12 位并行輸出寄存器，通知其將數(shù)據(jù)輸出。經(jīng)仿真后，得出輸出為 串行數(shù)據(jù)“ 100111110101” ，如圖 所示 ， 其 RTL圖如圖 。 電路仿真波形 如 下 圖 。 u3: c105 port map(din15=y_temp,clk=clk,dt15=dt15,en105=en105)。 begin u1: mux12_4 port map(ah=ah,din=din105,bh=bh,a=a_temp,y=y_temp)。 signal y_temp:std_logic_vector(3 downto 0)。 end ponent。 ponent d1 port(clk:in std_logic。 dt15: out std_logic)。 en105:in std_logic。 end ponent。 a:in std_logic_vector(1 downto 0)。 end entity。 ah,din105,bh:in std_logic_vector(3 downto 0)。 use 。 四位 并串轉(zhuǎn)換接口電路 頂層 源程序如下（四分頻器、二進(jìn)制計(jì)數(shù)器、 12選 4 寄存器及并串轉(zhuǎn)換器源程序見附錄 B） ： library ieee。此處之所以要使用四分頻器就在于并串轉(zhuǎn)換器 ，本文設(shè)計(jì)的四位并串轉(zhuǎn)換器須經(jīng)過 4時(shí)鐘上升沿后才能將四位數(shù)據(jù)輸出。而計(jì)數(shù)器的輸出作為 12 選 4寄存器的選擇信號，本文定義選擇信號 a[1..0]=“ 00”時(shí)寄存器輸出幀同步碼高四位， a[1..0]=“ 01 時(shí)輸出四位被測數(shù)據(jù)， a[1..0]=“ 10” 則輸出幀同步碼低四位。 四位 并串 轉(zhuǎn)換接口 電路設(shè)計(jì) 及仿真 本文 四位 并 串 轉(zhuǎn)換接口主要實(shí)現(xiàn)的功能為： 當(dāng)此接口打開后， 被測設(shè)備中的數(shù)據(jù)從 該接口輸入，經(jīng)該模塊后，數(shù)據(jù)先輸出預(yù)先設(shè)定的四位幀同步碼高位，而后輸出被測數(shù)據(jù)，最后輸出四位幀同步碼低位。 本文 設(shè)計(jì)的接口是基于一般設(shè)備輸出數(shù)據(jù)標(biāo)準(zhǔn)而設(shè)計(jì)完成，即四位、八位、十六位及三十二位數(shù)據(jù)接口。由此，矩陣開關(guān)電路設(shè)計(jì)完成并實(shí)現(xiàn)了其功能 ，其 RTL 圖圖 。如上圖所示，輸入的編碼為 1111011110，經(jīng)該模塊后，得到 en1 為 1，其他使能端為 0。 end。 b1:b port map(value=keyvalue_temp,en1=en1,en2=en2,en3=en3,en4=en4,en5=en5,en6=en6,en7=en7, en8=en8,en9=en9,en10=en10,en11=en11,en12=en12,en13=en13,en14=en14,en15=en15,en16=en16)。 signal keyvalue_temp :std_logic_vector(4 downto 0)。 seg2,seg3:out std_logic_vector(6 downto 0))。 end ponent。 ponent b is port(value:in std_logic_vector(4 downto 0)。 keydrv: inout std_logic_vector(4 downto 0))。 keyvalue: out std_logic_vector(4 downto 0)。 architecture one of keyboard is ponent key is port(clk:in std_logic。 seg2,seg3:out std_logic_vector(6 downto 0))。 keydrv: inout std_logic_vector(4 downto 0)。 keyin: in std_logic_vector(4 downto 0)。 use 。 use 。 表 鍵值輸入 使能端 en(1… 16) 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 00001 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 00010 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 00011 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 00100 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 00101 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 00110 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 00111 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 01000 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 01001 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 01010 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 01011 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 01100 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 01101 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 01110 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 01111 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 10000 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 10001 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 矩陣開關(guān)電路綜合設(shè)計(jì) 及仿真 在完成以上各模塊設(shè)計(jì)后，對 矩陣開關(guān)電路中進(jìn)行了綜合， 以便在總的復(fù)用接口設(shè)計(jì)中使用。而本文所說的接口控制的核心思想就是控制各接口所設(shè)的使能端 ，當(dāng)從譯碼電路得到 keyvalue 值后就根據(jù)該值設(shè)置相應(yīng)的使能端編碼， 下表 給出了相關(guān)參數(shù) 。 所顯示的字符 數(shù)碼管編碼 seg2 seg3 g f e d c b a g f e d c b a 01 0 1 1 1 1 1 1 0 0 0 0 1 1 0 02 0 1 1 1 1 1 1 1 0 1 1 0 1 1 03 0 1 1 1 1 1 1 1 0 0 1 1 1 1 04 0 1 1 1 1 1 1 1 1 0 0 1 1 0 05 0 1 1 1 1 1 1 1 1 0 1 1 0 1 06 0 1 1 1 1 1 1 1 1 1 1 1 0 1 南昌航空大學(xué)學(xué)士學(xué)位論文 22 07 0 1 1 1 1 1 1 0 0 0 0 1 1 1 08 0 1 1 1 1 1 1 1 1 1 1 1 1 1 09 0 1 1 1 1 1 1 1 1 0 1 1 1 1 10 0 0 0 0 1 1 0 0 1 1 1 1 1 1 11 0 0 0 0 1 1 0 0 0 0 0 1 1 0 12 0 0 0 0 1 1 0 1 0 1 1 0 1 1 13 0 0 0 0 1 1 0 1 0 0 1 1 1 1 14 0 0 0 0 1 1 0 1 1 0 0 1 1 0 15 0 0 0 0 1 1 0 1 1 0 1 1 0 1 16 0 0 0 0 1 1 0 1 1 1 1 1 0 1 接口控制電路 及仿真 要 實(shí)現(xiàn)矩陣開關(guān)對各接口的切換，就必須有一個(gè)接口控制電路。 七段 數(shù)碼管通常分為共陽極和共陰極兩種，它們 可以等效 為 7個(gè) LED(不考慮小數(shù)點(diǎn) )的連接電 路， 本文采用了兩個(gè)共陰極七段顯示器 。 按鍵顯示電路設(shè)計(jì) 及仿真 數(shù)字系統(tǒng) 內(nèi)部 大多采用二進(jìn)制或十六進(jìn)制 數(shù)據(jù)，但是 在日常生活中幾乎都用十進(jìn)制 。 圖 鍵盤譯碼 程序波形仿真圖 從 仿真波形中我們可以看出，當(dāng)獲得鍵值編碼為 1111011110 時(shí)， keyvalue 輸出值為 00001，也即十進(jìn)制的 1，而且 temp_preseed 變成了高電平。另外值得一提的是，每當(dāng)識別出有鍵按下時(shí)，就會使按鍵信號處在邏輯 1狀態(tài)，而按鍵信號得職責(zé)就是每當(dāng)有鍵按下時(shí)，就立即通知微機(jī)系統(tǒng)和其他模塊 有鍵按下，讓它們準(zhǔn)備接受數(shù)據(jù)或 做 其他工作。 在譯碼電路設(shè)計(jì)中，主要思想是：首先從掃描電路中獲得鍵值編碼，然后對編碼進(jìn)行識別，識別后進(jìn)行相應(yīng)處理。 end process。 then key_pressed=temp_preseed。event and clk=39。 end process。039。 when others=keyvalue=ZZZZZ。 temp_preseed=39。139。 when 1011110111=keyvalue=conv_std_logic_vector(16,5)。 temp_preseed=39。139。 when 1011111101=keyvalue=conv_std_logic_vector(14,5)。 temp_preseed=39。139。 when 1101110111=keyvalue=conv_std_logic_vector(12,5)。 temp_preseed=39。139。 when 1101111101=keyvalue=conv_std_logic_vector(10,5)。 temp_preseed=39。139。 when 1110101111=keyvalue=conv_std_logic_vector(8,5)。 temp_preseed=39。139。 when 南昌航空大學(xué)學(xué)士學(xué)位論文 20 1110111101=keyvalue=conv_std_logic_vector(6,5)。 temp_preseed=39。139。 when 1111010111=keyvalue=conv_std_logic_vector(4,5)。 temp_preseed=39。139。 when 1111011101=keyvalue=conv_std_logic_vector(2,5)。 temp_preseed=39。key_in。 signal temp: std_logic_vector(9 downto 0)。 end enti