復(fù)習(xí)觸發(fā)器及時(shí)序電路(參考版)
2025-05-18 23:07本頁(yè)面
【正文】 如采用施密特觸發(fā)器去除此噪聲，則 VTH(VT+)最小值為 _________，VTL(VT)最大值為 _________ ? 某單極性倒 T型電阻網(wǎng)絡(luò) D/A轉(zhuǎn)換器，當(dāng)輸入數(shù)字量為(46)16時(shí)，測(cè)得對(duì)應(yīng)的輸出電壓為 ，則該 D/A的 1 LSB對(duì)應(yīng)的電壓為 _________V 圖所示的由 555組成是 ___________________電路， 其主要參數(shù)是 ___________________ R 1 51 k ? 51 k ? 8 4 555 7 6 2 R 2 47 k ? C 0. 01 ? F 0. 01 ? F 1 3 5 v O + 5V 如果已知某 D/A轉(zhuǎn)換器滿刻度輸出 電壓為 10V，如果要求 1mV的分辨率， 其輸入數(shù)字量的位數(shù) n至少 ________。 ? 一數(shù)控系統(tǒng)要求精度不低于 %，則所需的 DAC至少___________位；若采用 10bit單極性 DAC，滿量程輸出為 5V，當(dāng)輸入數(shù)字量（ 187） 16時(shí)，對(duì)應(yīng)的輸出電壓量為_________V ? 某數(shù)字系統(tǒng)的輸入信號(hào)低電平為 0V，高電平為 5V，現(xiàn)輸入信號(hào)上可能疊加有幅度最大為 177。 ? 10位逐次比較型 ADC每一次采樣需要 _______個(gè)時(shí)鐘周期。 A、單穩(wěn)觸發(fā)器 B、施密特觸發(fā)器 C、五進(jìn)制計(jì)數(shù)器 D、加法器 n位并行 A/D轉(zhuǎn)換器需要 __________個(gè)比較器和觸發(fā)器。 A．施密特觸發(fā)器可將正弦波轉(zhuǎn)換成方波； B．施密特觸發(fā)器可用于波形的幅度鑒別； C．施密特觸發(fā)器可構(gòu)成不可重觸發(fā)的單穩(wěn)觸發(fā)器； D．施密特觸發(fā)器可構(gòu)成多諧振蕩器。 555電路不能實(shí)現(xiàn)下列哪種功能 ___________ . 單穩(wěn)態(tài)電路在觸發(fā)脈沖邊沿作用下可輸出一定寬度的暫態(tài) 脈沖，其暫態(tài)脈沖寬度主要由 _____決定。 掌握 各種脈沖電路簡(jiǎn)單參數(shù)的計(jì)算 。 用 D觸發(fā)器實(shí)現(xiàn)該程序完成的功能。 end end endmodule 程序有 2處錯(cuò)誤，請(qǐng)?jiān)诔绦蛑袠?biāo)注并修改。 end else begin b = a。 c = 139。 always (posedge clk or posedge reset) begin if(!reset) begin b = 139。 input clk, reset, a。 endmodule C l kR S T nP L nD [ 2 : 0 ] 0 x 6Q 2Q 1Q 0C O根據(jù)上述代碼，畫出輸出信號(hào) Q Q Q0及 CO的波形。 always (Q) if(Q = = 7) CO = 1’b1。 else if(PLn = = 0) Q = D。 reg CO。 output CO。 //Clk為時(shí)鐘， RSTn為復(fù)位， PLn為置數(shù) input [2:0] D。 A、 2^4 5 B、 2^8 5 C、 2^5 4 D、 2^5 8 現(xiàn)有 32 4和 64 4 RAM各一塊，試用 24線譯碼器和少量邏輯門與它們一道組成地址連續(xù)的 96 4 RAM。 A、一般 CPLD的工作速度比 FPGA快 B、 FPGA內(nèi)部的觸發(fā)器資源一般比 CPLD多 C、 CPLD一般需要外掛 E2PROM保存程序 D、 FPGA可用于實(shí)現(xiàn)較復(fù)雜
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