復(fù)習(xí)觸發(fā)器及時序電路(編輯修改稿)
2025-06-19 23:07 本頁面
【文章內(nèi)容簡介】 1 D 2 D 37 4 L S 1 6 1低 位amp?！?1 ”C L K“ 0 ”1“ 1 ”分析電路的工作原理，說明其計數(shù)過程及其計數(shù)的模 C E TC E PC PC RT CP ED 3 D 2 D 1 D 0Q 3 Q 2 Q 1 Q 07 4 L V C 1 6 11C 1SRDC 1SRDV c cG N Damp。C P1amp。amp。G N DK 1111Q QP若輸出 P的初始狀態(tài)為 0，先接通按鍵 K1之后再斷開 K1， 輸出 P的狀態(tài)會如何變化？ 若輸出 P的初始狀態(tài)為 1，先接通按鍵 K1之后再斷開 K1； K1接通的時間長短會如何影響 P的狀態(tài)變化 CP的頻率為 1Hz； 假設(shè)按鍵 K1無抖動； 掌握 半導(dǎo)體存儲器的字 、 位 、 存儲容量 、 地址 、等基本概念 。 掌握 RAM、 ROM的典型應(yīng)用與擴展 。 7. 存儲器、可編程邏輯器件及 VerilogHDL 掌握 與或陣列 ， 查找表的基本原理 掌握 簡單 VerilogHDL代碼的編寫和分析 。 采用單管動態(tài)存儲單元的 RAM，其讀出過程是 的，讀出時需要 電路配合工作。 A、破壞性，刷新 B、隨機性，掃描 C、復(fù)合性，擴展 D、可重復(fù)性，充放電 U盤中使用的存儲器屬于 。 A、 RAM B、 PROM C、 E2PROM D、 EPROM DRAM與 SRAM的差異在于____________________________________________, 一塊 ROM芯片有 16個地址輸入端， 16個數(shù)據(jù)端，該 ROM芯片的最大容量是 ________________________。 426? 236? 629? 626?由 ROM實現(xiàn)兩個 3位二進制數(shù)相乘，所需容量為 __________ A、 B、 C、 D、 以下哪種 PLD可以實現(xiàn)時序電路 _________。 A、 GAL B、 PAL C、 PLA D、 EPROM FPGA中每個小邏輯單元是利用查找表技術(shù)來實現(xiàn)組合邏輯的。當(dāng)需實現(xiàn) 4輸入 2輸出的組合電路所需占用的 SRAM配置容量至少為 _________bit。 RAM動態(tài) MOS存儲單元需要 _________操作以免存儲的信息丟失。 B. 充放電 C. 復(fù)位 D. 置數(shù) 以下描述中，正確的是 ________ A. EEPROM必須在加電的情況下，才能保存數(shù)據(jù)； B. PROM正常工作時，必須定時進行刷新； C. Flash Memory即使掉電，也能保存數(shù)據(jù)； D. 異步 SRAM正常讀寫時，需要時鐘信號； 某型號的 RAM采用二維譯碼結(jié)構(gòu)，其行地址個數(shù)為 5，列地址個數(shù)為 8，每個地址對應(yīng)的存儲空間為 8Bits。則該 RAM的總?cè)萘繛?________。 A． 256Bits； B． 320Bits； C． 2048Bits； D． 65536Bits 某組合電路共有 5個輸入變量， 4個輸出變量。如果用 ROM實現(xiàn)此組合電路， ROM的容量至少為 Bits 下面關(guān)于 FPGA/CPLD的相關(guān)說法中不正確的是____________。 A、一般 CPLD的工作速度比 FPGA快 B、 FPGA內(nèi)部的觸發(fā)
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