【正文】 A Y2 Y1 Y0 等效十進(jìn)制數(shù) 二進(jìn)制數(shù) 13 1 0 1 1 12 0 0 1 1 11 1 1 0 1 10 0 1 0 1 9 1 0 0 1 8 0 0 0 1 7 1 1 1 0 6 0 1 1 0 5 1 0 1 0 4 0 0 1 0 3 1 1 0 0 2 0 1 0 0 1 1 0 0 0 0 0 0 0 0 1 1 1 0 0 0 0 0 0 0 0 0 0 0 B C D 0 0 0 1 1 1 1 1 0 0 0 0 0 0 14 0 1 1 1 1 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 15 0 1 1 1 1 0 0 可編程邏輯器件 (6) 由真值表寫出邏輯函數(shù)如下 : A Y2 Y1 Y0 等效十進(jìn)制數(shù) 二進(jìn)制數(shù) 13 1 0 1 1 12 0 0 1 1 11 1 1 0 1 10 0 1 0 1 9 1 0 0 1 8 0 0 0 1 7 1 1 1 0 6 0 1 1 0 5 1 0 1 0 4 0 0 1 0 3 1 1 0 0 2 0 1 0 0 1 1 0 0 0 0 0 0 0 0 1 1 1 0 0 0 0 0 0 0 0 0 0 0 B C D 0 0 0 1 1 1 1 1 0 0 0 0 0 0 14 0 1 1 1 1 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 15 0 1 1 1 1 0 0 0Y D C B A D C B A D C B A D C B AD C B A D C B A? ? ? ???ACDBCDCBDY ???1D B ADCY ??20 ()()Y DC B A B A B A B AD C B A B A? ? ? ???0Y D C D C B D C D B? ? ? ?可編程邏輯器件 (7) ACDBCDCBDY ???1D B ADCY ??20Y D C D C B D C D B? ? ? ?A D C B A C D ABCD B ? ?Y0 ?Y1 ?Y2 ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? 本章小結(jié) 知識(shí)結(jié)構(gòu) 集成 555定時(shí)器 可編程邏輯器件 類型 應(yīng)用 寄存器 加法、減法 觸發(fā)器 電路特點(diǎn) 電路應(yīng)用 RS JK D T(T/) 計(jì)數(shù)器 同步、異步 210各種進(jìn)制 數(shù)碼 移位 PAL 。要求判別 4位二進(jìn)制數(shù) DCBA的大小屬于 0～ 6～ 11～ 15的哪一個(gè)區(qū)間之內(nèi)。 不僅可用于實(shí)現(xiàn)組合邏輯功能，如果在或陣列的輸出外接觸發(fā)器，也可實(shí)現(xiàn)時(shí)序邏輯功能。 431 PPPY ???或門 Y P1 P2 P3 P4 ≥1 Y P4 P1 P3 ≥1 不是邏輯門的輸入 邏輯門的固定輸入 邏輯門的固定輸入 A B P C D amp。 3. 既無(wú) “ ?”也無(wú) “ ?” ，表示該點(diǎn)是斷開的或是編程時(shí)擦除的 ，其對(duì)應(yīng)的變量不是邏輯門的輸入。 出廠時(shí)此點(diǎn)是接通的，用戶可根據(jù)需要使其斷開（擦除）或繼續(xù)保持接通。對(duì)應(yīng)的變量是邏輯門的輸入。 1. 圓點(diǎn) “ ?”表示該點(diǎn)是固定連接點(diǎn)。 可編程邏輯器件 (2) PLD電路的核心部分都是由一個(gè) “ 與 ” 邏輯陣列和一個(gè) “ 或 ”邏輯陣列所組成。目前生產(chǎn)和使用的 PLD產(chǎn)品有FPLA、 PAL、 GAL、 EPLD和 FPGA等。 集成 555定時(shí)器 (17) t 2VDD/3 uC O VDD/3 uo O T1 T2 可編程邏輯器件 (1) 數(shù)字集成電路 按邏輯功能 的特點(diǎn)分 通用型 ——SSI、 MSI 專用型 ——ASIC 可編程邏輯器件（ Programmable Logic Device，簡(jiǎn)稱 PLD）雖然是一種通用器件，但它的邏輯功能可由用戶通過(guò)對(duì)器件編程設(shè)定，且 PLD的高集成度已完全可以滿足設(shè)計(jì)一般數(shù)字系統(tǒng)的需要。由于矩形波中含有多種諧波分量，所以稱為多諧振蕩器。 集成 555定時(shí)器 (15) uc UTH UTR UTH=uC UTR=ui UTR=ui(1/3)VDD UTR=ui(1/3)VDD UTH=uC(2/3)VDD UTH=uC(2/3)VDD 保持 uo=0 uo=1 充電結(jié)束時(shí)翻轉(zhuǎn) 集成 555定時(shí)器 (16) *用 555定時(shí)器構(gòu)成的多諧振蕩器 多諧振蕩器是一種無(wú)穩(wěn)態(tài)電路。在觸發(fā)脈沖作用下，電路將從穩(wěn)態(tài)翻轉(zhuǎn)到暫穩(wěn)態(tài)，然后在貯能元件的作用下，暫穩(wěn)態(tài)停留一段時(shí)間 tw后，又能自動(dòng)返回到穩(wěn)定狀態(tài)，并在其輸出端產(chǎn)生一個(gè)寬度為 tW的矩形脈沖。 集成 555定時(shí)器 (13) 施密特觸發(fā)器的應(yīng)用 —— 脈沖波鑒幅 將幅度不同、不規(guī)則的脈沖信號(hào)加到施密特觸發(fā)器的輸入端時(shí)，能選擇幅度大于 U+的脈沖信號(hào)進(jìn)行輸出，具有脈沖鑒幅的功能。經(jīng)施密特觸發(fā)器整形后便可獲得較理想的矩形脈沖波。 集成 555定時(shí)器 (8) *用 555定時(shí)器構(gòu)成的施密特觸發(fā)器 1 7 3 8 4 5 555 D uO VDD 6 2 ui ?F t uo t ui 1/3VDD 2/3VDD t1 t2 t3 t4 UTH (2VDD/3) UTR (VDD/3) 保持 保持 UTH (2VDD/3) UTR (VDD/3) 0 導(dǎo)通 UTH (2VDD/3) UTR (VDD/3) 1 截止 U+ O ui U? UOL 集成 555定時(shí)器 (9) 當(dāng) Ui下降 (上升 )時(shí)，電路輸出 Uo改變狀態(tài)時(shí)對(duì)應(yīng)的輸入電壓為 U–(U+)，兩者的差值稱為 回差電壓 ，即 △ U=U+–U–電壓傳輸特性 ：滯后特性。應(yīng)用施密特觸發(fā)器能將邊沿變化緩慢的波形整形為邊沿陡峭的矩形脈沖。 UTR——為觸發(fā)輸入端 UTH——為閾值輸入端 集成 555定時(shí)器 (4) 當(dāng)控制端 5腳懸空時(shí)： UR1=1/3VDDUR2=2/3VDD 當(dāng)控制端 5腳接 UCO時(shí)： UR1=1/2UCOUR2=UCO RD VDD 5 ? Uo1 Q Q 7 3 8 1 2 T + Uo2 C2 ﹣ + C1 ﹣ ? ? R ? ≥ 1 ? ≥ 1 ? ≥ 1 ? 1 ? 1 ? ? ? 4 6 D UO UTH ﹣﹣≥≥1 ≥ UCO R=5k UR2 R R UR1 S UTR 集成 555定時(shí)器 (5) UTH (2VDD/3) ,UTR (VDD/3)時(shí) ,R=0,S=1 Q=1,T截止， UO=1 UTH ?(2VDD/3) ,UTR ? (VDD/3)時(shí) ,R=1,S=0 Q=0,T導(dǎo)通， UO=0 UTH (2VDD/3) ,UTR ? (VDD/3)時(shí) ,R=0,S=0 Qn+1=Qn, UO保持不變 RD VDD 5 ? Uo1 Q Q 7 3 8 1 2 T + Uo2 C2 ﹣ + C1 ﹣ ? ? R ? ≥ 1 ? ≥ 1 ? ≥ 1 ? 1 ? 1 ? ? ? 4 6 D UO UTH ﹣﹣≥≥1 ≥ UCO R=5k UR2 R R UR1 S UTR 集成 555定時(shí)器 (6) f f 0 0 導(dǎo)通 UTH UTR RD UO T 輸 入 輸 出 (2VDD/3) ? (VDD/3) 1 保持 保持 ?(2VDD/3) ?(VDD/3) 1 0 導(dǎo)通 (2VDD/3) (VDD/3) 1 1 截止 UTH， UTR兩者都小于各自的參考電壓時(shí) UO=1，放電管截止 UTH， UTR兩者都 大于 各自的參考電壓時(shí) UO=0，放電管 導(dǎo)通 UCO 1 7 6 2 3 8 4 5 555 D UO UTR UTH RD VDD GND 集成 555定時(shí)器 (7) *用 555定時(shí)器構(gòu)成的施密特觸發(fā)器 施密特觸發(fā)器具有兩個(gè)穩(wěn)定狀態(tài)，其工作特點(diǎn)是：兩個(gè)穩(wěn)定狀態(tài)的維持與相互轉(zhuǎn)換均與輸入電壓的大小有關(guān)，且輸出由高電平轉(zhuǎn)換到低電平以及由低電平轉(zhuǎn)換到高電平所需的輸入觸發(fā)電平是不相同的，其差值稱為回差電壓。在外部配上少許阻容元件，便能構(gòu)成 施密特觸發(fā)器、單穩(wěn)態(tài)觸發(fā)器和多諧振蕩器 等電路。00Q第三位 第四位 第二位 第一位 CP寄存指令 DR清零 取出指令 1 0 0 1CP 到來(lái) 1 0 0 1取指脈沖 到來(lái)后 1 0 0 1寄存器 (4) ? 移位寄存器 功能 不僅具有寄存數(shù)碼的功能還具有移位的功能，也就是被寄存的數(shù)碼可在移位脈沖的作用下依次進(jìn)行移位。22D1Famp。 寄存器 (2) ? 數(shù)碼寄存器 功能： 寄存數(shù)碼和清除原有數(shù)碼 寄存器 (3) 工作原理 QD3Famp。JKQ3F3Q1?JKQ0F0Q1?ACCOCPBC計(jì)數(shù)脈沖 當(dāng) Q3Q2Q1Q0全為 0時(shí)，將產(chǎn)生進(jìn)位 CO，所以，用一個(gè)或非門以產(chǎn)生進(jìn)位。JKQ3F3Q1?JKQ0F0Q1?ACCOCPBC計(jì)數(shù)脈沖 同時(shí) ,為了維持 Q2Q1的狀態(tài)保持 0狀態(tài)不變，增設(shè) CB去控制 F1的J端 ,在 0~8個(gè)脈沖時(shí) ,令 CB=1,計(jì)數(shù)器按二進(jìn)制加法計(jì)數(shù) ,當(dāng)在狀態(tài) 9時(shí) ,令 CB=0,使 Q在串行計(jì)數(shù)脈沖作用下的新狀態(tài)維持 0狀態(tài) .這樣 ,F1得不到觸發(fā) ,也保持 0狀態(tài)不變 .可見 CB的邏輯關(guān)系為 ABCC ??? 13計(jì)數(shù)器 (26) JKQ2F2QJKQ1F1Qamp。由此寫出 CA為 1的邏輯關(guān)系為： CPC A ??? 13計(jì)數(shù)器 (25) JKQ2F2QJKQ1F1Qamp。amp。當(dāng)?shù)?9個(gè)脈沖來(lái)的時(shí)候，令 CA=1，由 CA信號(hào)控制 F3能加進(jìn)計(jì)數(shù)脈沖。amp。JKQ