非同步電路設(shè)計(jì)(參考版)
2024-09-06 14:56本頁面
【正文】 BROAD EXTENDED EARLY EARLY LATE weak strong 20. (4%)Explain the semidecoupled latch controller. (pp120) 原本的 latch必 須在下一級的 handshake完成之後才可 latch住資料 ，而 semidecoupled latch controller則在 Rout下降 後即可 latch住資料，所以 Ain可 獨(dú)立於 Rout， 使得 latch可有更高的 concurrent特性。c 的值為 1，如果此 gate 太慢時(shí)會使得在state 2, 0 之間原本降為 0 的 output 會有個(gè) 1 的 pulse 再回到 0，此為dynamic10 hazard。c 之後通過 OR gate 得來，當(dāng) state 由 15 轉(zhuǎn)成 14，即 d 變?yōu)?0，如果AND gate 的速度太慢來不及接上，則 output 將會先轉(zhuǎn)成 0，等 AND gate 的值上來後才恢復(fù)成 1，此為 static1 hazard。 (2) 使用更複雜的電路：用完備的電路避免掉訊號轉(zhuǎn)換時(shí)的 glitch。 13. (5%)Explain th hazard in f=ab + bc + ca. How to solve it?(613) 在此電路如果三個(gè) AND gate 之中有一個(gè)的速度特別慢，例如 bc 的 AND gate特別慢，則在上面的 signal transition 中會因?yàn)?bc 的 true 太慢形成而導(dǎo)致 c 的訊號形成一個(gè) glitch。 12. (4%)Explain Petri, STG, and SG.(65) (1) perti： petri 是由 directed arcs 和兩種 node： transitions、 places 組成，可用來建構(gòu)或分析不同的系統(tǒng) (2) STG： STG 是 petri 加上 input free choice、 1bounded、 liveness 的限制，在省略了一些簡單的 place(one arc in， one arc out)而成，另外還可以依需求的不同，加上 consistent state assignment、 persistency、 plete state coding之類的限制。 11. (4%)Explain transport delay and inertial delay(pp 83) (a) transport delay： 又稱為 pure delay，單純的將訊號 shift 過去，不做任何變動(dòng)。 9. (6%)Assume a hybrid adder is an adder with bundleddata inputs and dualrail carries. Design two hybrid adder in weak indication and strong indication.(532) Sum： Carry： (1)weak indication (2) strong indication R E Q _ I NR E Q _ I Nsb bc
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