多功能信號(hào)發(fā)生器的設(shè)計(jì)_畢業(yè)設(shè)計(jì)(參考版)
2024-09-04 16:58本頁面
【正文】 20 6 參考文獻(xiàn) [1]李翠華 . 信號(hào)發(fā)生器的設(shè)計(jì) [J]. 科技廣場(chǎng) , 2020 [2]申彥春 , 王歡 , 梁延 貴 . 基于 FPGA的信號(hào)發(fā)生器的設(shè)計(jì) [J]. 唐山學(xué)院學(xué)報(bào) , 2020 [3]劉皖 , 何道軍 , 譚明 . FPGA 設(shè)計(jì)與應(yīng)用 [M]. 北京清華大學(xué)出版社 , 2020 [4]趙雅興 . FPGA原理設(shè)計(jì)與應(yīng)用 [M]. 天津大學(xué)出版社 , 1999 [5]余勇 , 鄭小林 .基于 FPGA的 DDS正弦信號(hào)發(fā)生器的設(shè)計(jì)與實(shí)現(xiàn) [J].電子器件 , 2020 [6]田耘 ,徐文波 . Xilinx FPGA 開發(fā)實(shí)用教程 [M]. 北京 : 清華大學(xué)出版社 , 2020 。從選題到定稿，從了解到熟悉，用了大概一個(gè)星期的時(shí)間，在這段時(shí)間內(nèi)，苦惱、思考、喜悅、收獲，感受頗多。 同時(shí) 通過此次實(shí)驗(yàn)，使我對(duì) Quartus II 軟件 的使用有了更深刻的了解。整體 RTL 圖如圖 13所示： 圖 13 整體多波形信號(hào)發(fā)生器 RTL 圖 18 整體多波形信號(hào)發(fā)生器仿真如圖 14所示： 圖 14 整體多波形信號(hào)發(fā)生器仿真圖 其中， d_mode【 3..0】 為數(shù)控分頻輸入端， 接四個(gè)開關(guān) 用來 產(chǎn)生 預(yù)制分頻數(shù)，分頻后得到不同頻率的脈沖， sel【 1..0】 為數(shù)據(jù)選擇器的選擇輸入端，接兩個(gè)開關(guān)，輸入 不同數(shù)據(jù)，選擇四種波形中的一種輸出， clk是原始脈沖輸入端， reset為復(fù)位端，接一按鍵，按下時(shí)產(chǎn)生復(fù)位，回到初始狀態(tài)；q【 7..0】 是數(shù)據(jù)選擇器的輸出端，輸出被選中的波形送至 DA轉(zhuǎn)換器。 end behav。 wen5: ladder port map(resel =resel,clk= ladder, q= d3)。 wen3: delta port map(resel =resel,clk= delta, q= d1)。 begin wen1: fenpin port map(d_mode=d_mode,clk=clk, d_out=square,d_out= delta, d_out= sin, d_out= ladder)。 signal d2 :std_logic_vector(7 downto 0)。 signal d0 :std_logic_vector(7 downto 0)。 signal sin :std_logic。 signal square :std_logic。 q:out std_logic_vector(7 downto 0))。 ponent select4_1 is port(sel:in std_logic_vector(1 downto 0)。 q:out std_logic_vector(7 downto 0))。 end ponent sin。 ponent sin is port(clk,clr:in std_logic。 q:out std_logic_vector(7 downto 0))。 end ponent square。 ponent square is port(clk,clr:in std_logic。 d_out:out std_logic)。 architecture behav of li is ponent fenpin is port(d_mode:in std_logic_vector(3 downto 0)。 resel:out std_logic)。 q:out std_logic_vector(7 downto 0)。 use 。 其波形仿真如圖 11所示： 圖 11 四選一信號(hào)選擇仿真 圖 其生成元器件如圖 12所示： 圖 12 4 選 1 信號(hào)選擇元器件生成圖 16 頂層 模塊 VHDL 代碼如下，利用元件例化實(shí)現(xiàn)： library ieee。 end process。 when 11=q=d3。 when 01=q=d1。 end select4_1。 d0,d1,d2,d3:in std_logic_vector(7 downto 0)。 use 。 其仿真波形如圖 9所示： 圖9 鋸齒波 仿真圖 其生成元器件如圖 10所示： 15 圖 10 鋸齒波 元器件生成圖 根據(jù)外部的開關(guān)狀態(tài)可以選擇輸出的波形。 end process。 end if。 else tmp:=tmp+16。139。 elsif clk39。039。 architecture ladder_arc of ladder is begin process(clk,reset) variable tmp:std_logic_vector(7 downto 0)。 q:out std_logic_vector(7 downto 0))。 14 use 。其 VHDL代碼如下 : library ieee。 end sin_arc。 end if。 when others=null。 when 62=d=254。 when 60=d=249。 when 58=d=239。 when 56=d=225。 when 54=d=207。 when 52=d=186。 when 50=d=162。 when 48=d=137。 when 46=d=112。 when 44=d
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