多功能信號(hào)發(fā)生器的設(shè)計(jì)畢業(yè)設(shè)計(jì)(參考版)
2025-06-27 14:44本頁(yè)面
【正文】 206 參考文獻(xiàn)[1]李翠華. 信號(hào)發(fā)生器的設(shè)計(jì)[J]. 科技廣場(chǎng), 2022[2]申彥春, 王歡, 梁延貴. 基于 FPGA 的信號(hào)發(fā)生器的設(shè)計(jì)[J]. 唐山學(xué)院學(xué)報(bào), 2022[3]劉皖, 何道軍, 譚明. FPGA 設(shè)計(jì)與應(yīng)用[M]. 北京清華大學(xué)出版社, 2022[4]趙雅興. FPGA 原理設(shè)計(jì)與應(yīng)用[M]. 天津大學(xué)出版社, 1999[5]余勇, FPGA 的 DDS 正弦信號(hào)發(fā)生器的設(shè)計(jì)與實(shí)現(xiàn)[J].電子器件, 2022[6]田耘,徐文波. Xilinx FPGA 開(kāi)發(fā)實(shí)用教程[M]. 北京: 清華大學(xué)出版社, 2022 。從選題到定稿，從了解到熟悉，用了大概一個(gè)星期的時(shí)間，在這段時(shí)間內(nèi)，苦惱、思考、喜悅、收獲，感受頗多。同時(shí)通過(guò)此次實(shí)驗(yàn)，使我對(duì) Quartus II 軟件的使用有了更深刻的了解。整體 RTL 圖如圖 13所示：圖 13 整體多波形信號(hào)發(fā)生器 RTL 圖18 整體仿真圖整體多波形信號(hào)發(fā)生器仿真如圖 14 所示：圖 14 整體多波形信號(hào)發(fā)生器仿真圖其中，d_mode【3..0】為數(shù)控分頻輸入端，接四個(gè)開(kāi)關(guān)用來(lái)產(chǎn)生預(yù)制分頻數(shù)，分頻后得到不同頻率的脈沖，sel【1..0】為數(shù)據(jù)選擇器的選擇輸入端，接兩個(gè)開(kāi)關(guān)，輸入不同數(shù)據(jù)，選擇四種波形中的一種輸出，clk 是原始脈沖輸入端，reset 為復(fù)位端，接一按鍵，按下時(shí)產(chǎn)生復(fù)位，回到初始狀態(tài)；q【7..0】是數(shù)據(jù)選擇器的輸出端，輸出被選中的波形送至 DA 轉(zhuǎn)換器。end behav。wen5: ladder port map(resel =resel,clk= ladder, q= d3)。wen3: delta port map(resel =resel,clk= delta, q= d1)。beginwen1: fenpin port map(d_mode=d_mode,clk=clk, d_out=square,d_out= delta, d_out= sin, d_out= ladder)。signal d2 :std_logic_vector(7 downto 0)。signal d0 :std_logic_vector(7 downto 0)。signal sin :std_logic。signal square :std_logic。 q:out std_logic_vector(7 downto 0))。ponent select4_1 is port(sel:in std_logic_vector(1 downto 0)。 q:out std_logic_vector(7 downto 0))。end ponent sin。ponent sin is port(clk,clr:in std_logic。 q:out std_logic_vector(7 downto 0))。 end ponent square。ponent square is port(clk,clr:in std_logic。 d_out:out std_logic)。architecture behav of li isponent fenpin is port(d_mode:in std_logic_vector(3 downto 0)。 resel:out std_logic)。q:out std_logic_vector(7 downto 0)。use 。其波形仿真如圖 11 所示：圖 11 四選一信號(hào)選擇仿真圖其生成元器件如圖 12 所示：圖 12 4 選 1 信號(hào)選擇元器件生成圖16 頂層模塊 代碼實(shí)現(xiàn)VHDL 代碼如下，利用元件例化實(shí)現(xiàn)：library ieee。 end process。 when 11=q=d3。 when 01=q=d1。end select4_1。 d0,d1,d2,d3:in std_logic_vector(7 downto 0)。use 。其仿真波形如圖 9 所示：圖 9 鋸齒波仿真圖其生成元器件如圖 10 所示：15圖 10 鋸齒波元器件生成圖 四選一輸出波形選擇模塊的實(shí)現(xiàn)根據(jù)外部的開(kāi)關(guān)狀態(tài)可以選擇輸出的波形。 end process。 end if。 else tmp:=tmp+16。139。elsif clk39。039。architecture ladder_arc of ladder isbegin process(clk,reset) variable tmp:std_logic_vector(7 downto 0)。 q:out std_logic_vector(7 downto 0))。14use 。其 VHDL 代碼如下:library ieee。end sin_arc。 end if。 when others=null。 when 62=d=254。 when 60=d=249。 when 58=d=239。 when 56=d=225。 when 54=d=207。 when 52=d=186。 when 50=d=162。 when 48=d=137。 when 46=d=112。 when 44=d=87。13 when 42=d=64。 when 40=d=43。 when 38=d=26。
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