【正文】 的要求。 西南大學本科畢業(yè)論文（設計） 38 2) CMOS 放大器共模輸入： （ 1） TSpice 仿真文件設置如圖 ： 圖 TSpice設置 Figure TSpice settings （ 2） WEdit 幅頻 /相頻特性曲線顯示： 圖 WEdit輸出波形顯示 Figure The WEdit output waveform display 由輸出波形知 V(DB)=，帶寬 =，相位裕度 =54176。的要求。 TSpice 仿真 1) CMOS 放大器共模輸入： （ 1） TSpice 仿真文件設置如圖 所示： 西南大學本科畢業(yè)論文（設計） 37 圖 TSpice 設置 Figure TSpice settings （ 2） WEdit 幅頻 /相頻特性曲線顯示： 圖 WEdit輸出波形顯示 Figure The WEdit output waveform display 由輸出波形知 V(DB)=，帶寬 =，相位裕度 =65176。在簡化圖里，只有代表元件、節(jié)點和端點的幾何體被保留下來。該拓撲關(guān)系的描述包括：元件和元件相連的節(jié)點清單，或者是節(jié)點和節(jié)點間連接的元件清單。 整個電路的有效面積可能僅僅占整個面積的很小一部分，因而對于芯片中的空閑西南大學本科畢業(yè)論文（設計） 36 面積，可以盡量設計成電容，利用電容來旁路外界電源和減少地對電路性能的影響。 MOS 管的尺寸（柵長、柵寬）是有電路模擬時定下來的，畫 MOS管時應按照這些尺寸進行。 對于高頻信號，應盡量減少寄生電容的干擾，第一層金屬和第二層金屬之間會形成電容。 輸入與輸出最好分布在芯片的兩端，例如讓信號從左邊輸入，右邊輸出，這樣可以減小輸出到輸入的地磁干擾。一般信號線 用第一層金屬，信號線交叉的地方用第二層金屬。對于差分形式的電路結(jié)構(gòu)，最好在版圖設計時也講究對稱，這樣有助于提供電路性能。 2) CMOS 放大器版圖 ① CMOS 放大器完整版圖如圖 所示： 圖 CMOS放大器版圖 Figure CMOS amplifier layout 版圖面積 =320um 330um，滿足版圖面積 1mm 1mm 的設計要求。焊盤的尺寸通常遠大于電路中其他的元件。 有源層（ Active）、多晶硅（ Poly）和第二層多晶硅（ Poly2）都通過接觸孔（ Contact）與第一層家屬（ Metal1）互連。 圖 PMOS襯底接觸點 Figure PMOS substrate contact 西南大學本科畢業(yè)論文（設計） 32 圖 NMOS襯底接觸點 Figure NMOS substrate contact 3) 電容（ Capacitance） 圖 電容的俯視圖 Figure Top view of capacitive 電容由三層介質(zhì)組成： 導電層（ Poly）作為下電極； 絕緣層（ Poly1Poly2 Capacitor）作為平板電容兩極間的介質(zhì)； 導電層（ Poly2）作為上電極。 同理，由于 NMOS 管的襯底要接地，須繪制 N型歐姆接 觸點。 2) MOS 襯底接觸單元： 由于 PMOS 管的襯底要接電源 ,所以需在 N Well 上建立一個歐姆接觸點，其方法為在 N Well 上制作一個 N型擴散區(qū)，再利用 Active Contact 將金屬線接至 N型擴散區(qū)。柵寬（ gate_width ）指柵極下有源區(qū)（溝道）的寬度，最小柵寬為 西南大學本科畢業(yè)論文（設計） 31 μ m（ 3λ）。 MOS 管的可變參數(shù)為：柵長（ gate_length）、柵寬（ gate_width ）和柵指數(shù)（ gates）。 N+擴散區(qū)和有源區(qū)（ Active）共同形成 N 型有源區(qū)， P+ 擴散區(qū)和有源區(qū)（ Active）共同形成 P 型有源區(qū)，有源區(qū)分別在柵極兩側(cè)構(gòu)成源區(qū)（ S）和漏區(qū)（ D）。 天線效應是必須消除的一種效應，天線效應的產(chǎn)生是由于一個小尺寸的 MOS 管的柵極與具有很大面積的導電材料（如第一層金屬或多晶等）連線接在一起，則在進行反刻時，這片導電材料就像一根“天線”，收集離子，使其電位升高，以至 可能擊穿MOS管的柵氧化層，而這種擊穿是不可逆轉(zhuǎn)的，因而造成了 MOS 管的損壞。 最小包圍（最小面積）是為了防止由于工藝制約誤差的存在可能造成的斷線等故障。 最小延伸是指有些圖形在其他圖形的邊緣外還應至少延長一個最小長度。主要體現(xiàn)在多晶硅柵的寬度、鋁線寬度等上。工藝設計規(guī)則一般可以歸納為以下幾種類型： 西南大學本科畢業(yè)論文（設計） 29 最小寬度的規(guī)定是為了防止由于工藝制造偏差的存在可能會直接造成的斷線 ，或在局部出現(xiàn)一個大電阻因而在工作時產(chǎn)生大電流等。 [12] 工藝設計規(guī)則 雖然每個晶體管的寬度和長度是由電路設計決定的，但版圖中其他大多數(shù)尺寸都要受“設計規(guī)則”的限制。有錯誤必須重新布局、布線，并進行 DRC 檢查，直至沒有錯誤為止。 LVS 檢查：對比原理圖與所設計的版圖之間的電路連接是否一致。 工藝設計規(guī)則檢查（ DRC）：是為了保證所設計的版圖能在確定的工藝線上正確生產(chǎn)出來的工藝要求，設計規(guī)則就是不管制 造工藝的每一步出現(xiàn)什么樣的偏差都能保證正確制造晶體管和各種連接的一套規(guī)則。對于已完成原理設計的電路進行版圖設計時，其基本設計流程如圖 所示： 圖 版圖 設計 流程 Figure Layout design process 西南大學本科畢業(yè)論文（設計） 28 在設計版圖時首先要根據(jù)原理電路圖及其所選定的工藝進行合理的布局、布線。 4 CMOS 運 算放大器版圖設計 版圖設計流程 由于集成電路的性能與版圖設計密切相關(guān)，所以，平面布局及各器件的幾何圖形的設計都會對芯片的性能產(chǎn)生明顯的影響，在版圖設計時要特別注意采用措施控制相互之間的串擾、失配、減噪聲等效應。 綜上所述，通過 OrCAD 對該 CMOS 放大器電路的模擬，電路中各參數(shù)的設置符合設計指標要求： 西南大學本科畢業(yè)論文（設計） 27 單電源電壓： 5V； 共模輸入范圍： ~； 功耗：≤ ； 開環(huán)增益：≥ 80dB； 單位增益帶寬：≥ 2MHz； 相位裕度 45176。 （ 3）直流掃描輸出文件： 圖 直流掃描輸出文件 Figure DC output file 由輸出文件知，總功耗為 ，滿足設計指標功耗小于 100uW 的要求。滿足設計指標單位增益帶寬大于 2MHz和相位裕度大于 45176。 （ 3）直流掃描輸出文件： 圖 直流掃描輸出文件 Figure DC output file 由輸出文件知總功耗為 ，滿足設計指標功耗小于 100uW 的要求。滿足設計指標單位增益帶寬大于2MHz 和相位裕度大于 45176。 （ 3）直流掃描輸出文件： 圖 直流掃描輸出文件 Figure DC output file 由輸出文件知總功耗為 85uW，滿足設計指標功耗小于 100uW 的要求 。滿足設計指標單位增益帶寬大于 2MHz和相位裕度大于 45176。 加入偏置部分后完整電路如圖 所示： M3nm osW = 8uL = 5uV42. 5VdcC23pFC11. 1pv refM2pm osW = 20uL = 3uM9nm osW = 3uL = 5uM8pm osL = 40uW = 3u0v ddv in v refout 1M7nm osW = 8uL = 3uv dd5VV10OutM6pm osW = 44uL = 18u0VPM4 nm osW = 8uL = 5uv inM5pm osW = 9uL = 5uv ddv ddV D BV31Vac2. 5Vdc0M1pm os W = 20uL = 3uM 1ppapm osL = 3uW = 30uM 4ppanm osL = 65uW = 3u 圖 CMOS放大器電路拓撲結(jié)構(gòu) Figure The topological structure of CMOS amplifier circuit MOS 管各參數(shù)顯 示： L— 溝道長（柵長）； W— 溝道寬（柵寬）； AD— 漏區(qū)面積； AS— 柵區(qū)面積； PD— 漏區(qū)周長； PS— 柵區(qū)周長。 Frequency10Hz 100Hz 10KHz 100KHz 10MHz1 VDB(OUT) 2 P(V(Out))40040801 200d150d100d50d0d2 圖 電路調(diào)試圖的幅頻、相頻特性曲線 Figure Debugging the circuit diagram, the amplitude frequency and phase frequency characteristic curve 由圖 ，在外加直流偏置 vb＝ 時，由輸入放大級和輸出級構(gòu)成的 CMOS放大器，其性能基本符合設計指標：單位增益帶寬大于 2MHz 和相位裕度大于 45176。 MOS 管模型參數(shù)如圖 所示： 西南大學本科畢業(yè)論文（設計） 18 圖 MOS管模型參數(shù) Figure The model parameters of MOS pipe 在最初的調(diào)試階段，去調(diào)偏置電路（由 M1ppa 和 M4ppa 構(gòu)成），而直接給相應的MOS管提供一個偏置電壓，其調(diào)試電路如圖 所示。將該參數(shù)代入電路中，觀察電路性能是否滿足設計指標。 [10] 1) 電路參數(shù)調(diào)試： 設計 CMOS 放大器各待定參數(shù)過程是：根據(jù)設計指標選擇器件尺寸和偏置大小，利用仿真軟件進行仿真驗證和調(diào)整。 當各 MOS管均工作在亞閾值區(qū)時，可以實現(xiàn)低功耗要求。 該 CMOS 放大器的開環(huán)增益為： A= m 1 6562g( )( )mgII ? ? ? ?? ? ? ??? 增益帶寬乘積 GB= m11gC 輸出極點 p2= m62gC （輸出極點 p2決定了相位裕度，按 CMOS 放大器設計指標要求，相位裕度大于 45176。由于采用的是 工藝，最小溝道需為 2um。 根據(jù)從版圖提 取的網(wǎng)表文件，用 TSpice 軟件進行仿真，仿真結(jié)果與 OrCAD 仿真結(jié)果進行比較，如不滿足設計指標，則修改電路或版圖，再進行（ 1）或（ 2），再做仿真比較，直到滿足需要為止。 根據(jù)電路中各器件的 W/L，利用 LEdit 軟件進行版圖設計，同時進行設計規(guī)則檢查（ DRC）。 [9] CMOS 運算放大器的設計流程 CMOS 運算放大器 的設計給予參數(shù)間權(quán)衡的方法最終在總的實現(xiàn) 中需要多方面的折中，所得每一個參數(shù)必須是 適當?shù)闹怠? 運算放大器是許多模擬電路及混合信號系統(tǒng)中的主要部分，具有不同復雜水平的運放備用來實現(xiàn)從直流偏置的產(chǎn)生到濾波器的高速放大等功能，運放的設計還提出了一個挑戰(zhàn)，作為電源電壓與 CMOS 工藝的每一個時期的三極管溝道 長度按比例縮小之間的矛盾。 2 CMOS 運算放大器 CMOS 運算放大器簡介 運算放大器（ 運放）實質(zhì)上是一種高增益的直 流放大器。 利用電路仿真軟件、設計各 MOS管的寬長比（ W/L）。 同時隨著科學技術(shù)的不 斷發(fā)展，對運放的要求也更高，這就對運算放大技術(shù)提出了更高的指標、要求放大器在制作工藝上有所突破，使用新的工藝制造出可靠性更強成本更低的產(chǎn)品是運放的發(fā)展趨勢。許多運算放大器系列都提供單通道、雙通道和四通道三種封裝形式 ,從而為設計提供了最大的靈活性。 運放經(jīng)過了數(shù)十年的發(fā)展，通過不斷的演變，性能變得越來越好、功耗變得越來越低、通用性越來越強、集成度越來越高、精度越來越大。 3) 運算放大器的研究現(xiàn)狀與發(fā)展趨勢 現(xiàn)代社會是一個信息化 社會在通信領(lǐng)域里，運放的使用是 非常廣泛的。 2) 運算放大器的主要參數(shù) 集成運放的參數(shù)較多 CMOS 運算放大器有關(guān)主要參數(shù)有 輸入偏置電流、輸入電流、差模開環(huán)直流電壓增益、共模抑制比、電源電壓抑制比、輸出峰 峰值電壓、最大共模輸入電壓、最大差模輸入電壓。在處理直流信號方面接近理想運放特性。它的典型開環(huán)輸入阻抗在 10^ 12 歐姆數(shù)量級。典型代表是 CA3140。一類是將標準硅工藝的集成模擬運算放大器的輸入級改為 MOS 場效應管，比結(jié)型場效應管大大提高運放的開環(huán)輸入阻抗，順帶提高了通用運放的轉(zhuǎn)換速度，其它與標準硅工藝的集成模擬運算放大器類似。運算放大器的應用非常廣泛，在不同的場合有不同的放大要求，它可以用來做數(shù)學計算、求解微積分方程等，所以我