【正文】 //terminate the simulation end // Monitor the outputs initial $monitor($time, Output q = %d, q)。b1。b1。 // instantiate the design block // Control the clk signal that drives the design block. Cycle time = 10 initial clk = 139。 reg clk。b0。 output q。 wire d。 T_FF tff3(q[3],q[2], reset)。 input clk, reset。 input clk, reset。 D_FF dff0(q, d, clk, reset)。 endmodule module T_FF(q, clk, reset)。 //I/O signals will be explained later. T_FF tff0(q[0],clk, reset)。 ... module internals ... endmodule Specifically, the Tflipflop could be defined as a module as follows: module T_FF (q, clock, reset)。 6) Verilog HDL后仿真測(cè)試模塊 ： 同 3）、 4），但被測(cè)試的模塊至少是一個(gè)門級(jí)描述的或用具體 FPGA(ASIC)庫(kù)器件 (帶時(shí)間延遲信息 )描述的結(jié)構(gòu)型 Verilog HDL 模塊。能用綜合器把它轉(zhuǎn)換為門級(jí)邏輯。 end endmodule Verilog HDL測(cè)試 由于 t 模塊中 Verilog HDL語(yǔ)句的功能 可以對(duì) myadder 模塊進(jìn)行測(cè)試 myadder 模塊輸入了必須的信號(hào)： rst， clk， ain， bin 觀測(cè)該模塊的輸出： sumout 看一看它是否符合設(shè)計(jì)要求。 bin=3。 reg clk。 sum = a_reg + b_reg 。 b_reg = ’b0。 output [width :0] sum。 not u1（ ns1， sl）； and 1 u2（ sela， a， nsl）； and 1 u3 （ selb， b， sl）； or 2 u4（ out ， sela， selb）； endmodule out a b sl selb sela nsl Verilog HDL入門 module myadder(clock, reset, a, b, sum)。 RTL模塊是可綜合的，它是行為模塊的一個(gè)子集合。 else out = b。 input a,b,sl。 邏輯綜合： 把 RTL級(jí)模塊轉(zhuǎn)換成門級(jí) 。 驗(yàn)證工程師編寫各種層次的測(cè)試模塊對(duì)具體電路設(shè)計(jì)工程師所設(shè)計(jì)的模塊進(jìn)行全面細(xì)致的驗(yàn)證。 怎樣設(shè)計(jì)如此復(fù)雜的系統(tǒng) ？ 現(xiàn)代的設(shè)計(jì)方法： 選用合適的 EDA仿真 工具； 選用合適 電路圖輸入和 HDL編輯工具； 逐個(gè)編寫可綜合 HDL模塊； 逐個(gè)編寫 HDL測(cè)試模塊； 逐個(gè)做 Verilog HDL 電路邏輯訪真； 編寫 Verilog HDL總測(cè)試模塊； 做系統(tǒng)電路邏輯總仿真； 怎樣設(shè)計(jì)如此復(fù)雜的系統(tǒng) ？ 現(xiàn)代的設(shè)計(jì)方法（續(xù)前）： 選用合適的基本邏輯元件庫(kù)和宏庫(kù) 租用或購(gòu)買必要的 IP核； 選用合適的綜合器； 進(jìn)行綜合得到門級(jí)電路結(jié)構(gòu)； 布局布線，得到時(shí)延文件； 后仿真； 定型， FPGA編碼或 ASIC投片 TopDown 設(shè)計(jì)思想 系 統(tǒng) 級(jí) 設(shè) 計(jì)模 塊Ａ 模 塊Ａ１ 模 塊Ａ３ 模 塊Ａ２ 模 塊Ｃ１ 模 塊Ｃ２ 模 塊 C 模 塊Ｂ 模 塊Ｂ１ 模 塊Ｂ２ HDL 設(shè) 計(jì) 文 件 HDL 功 能 仿 真 HDL 綜合 優(yōu) 化 、布 局 布 線 布 線 后 門 級(jí) 仿 真 圖 163 HDL 設(shè) 計(jì) 流 程 圖 電 路 功 能 仿 真 電 路 圖 設(shè) 計(jì) 文 件 電 路 制 造 工 藝 文 件 或 FPGA 碼 流 文 件 有 問(wèn) 題 沒(méi) 問(wèn) 題有 問(wèn) 題 沒(méi) 問(wèn) 題 有 問(wèn) 題 沒(méi) 問(wèn) 題 與 實(shí) 現(xiàn) 邏 輯 的 物理 器 件 有 關(guān) 的 工 藝技 術(shù) 文 件確定實(shí)現(xiàn)電路的具體庫(kù)名用EDA設(shè)計(jì)數(shù)字系統(tǒng)的流程 一個(gè)真實(shí)的設(shè)計(jì)流程 Preliminary Design Flow for the Barracuda 為什么要用 硬件描述語(yǔ)言來(lái)設(shè)計(jì) ？ 電路的邏輯功能容易理解； 便于計(jì)算機(jī)對(duì)邏輯進(jìn)行分析處理； 把邏輯設(shè)計(jì)與具體電路的實(shí)現(xiàn)分成兩個(gè)獨(dú)立 的階段來(lái)操作； 邏輯設(shè)計(jì)與實(shí)現(xiàn)的工藝無(wú)關(guān)； 邏輯設(shè)計(jì)的資源積累可以重復(fù)利用； 可以由多人共同更好更快地設(shè)計(jì)非常復(fù)雜 的邏輯電路（幾十萬(wàn)門以上的邏輯系統(tǒng)）。 研究并行快速算法 。 實(shí)現(xiàn) 非實(shí)時(shí)系統(tǒng) ：通用的計(jì)算機(jī)和利用通用計(jì)算機(jī)改裝的設(shè)備 ， 主要工作量是編寫 “ C” 程序 。 計(jì)算機(jī)體系結(jié)構(gòu)和硬線邏輯的基本概念 計(jì)算機(jī)體統(tǒng)結(jié)構(gòu)： 是一門討論和研究通用的計(jì)算機(jī)中央處理器如何提高運(yùn)算速度性能的學(xué)問(wèn) 。 處理工作從本質(zhì)上說(shuō)都是數(shù)學(xué)運(yùn)算。 它提出的最基本的問(wèn)題是什么樣的工作能自動(dòng)完成 ， 什么樣的不能 。 這種語(yǔ)言就是編程語(yǔ)言 。 程序： 由編程語(yǔ)言所表達(dá)的算法問(wèn)題的求解過(guò)程就是 。 ” （ 摘自 Denning et al., “Computing as a Discipline,” Communication of ACM, January,1989） 。 完全可以用計(jì)算機(jī)或微處理器來(lái)完成處理工作。 硬線邏輯： 由與門 、 或門 、 非門 、 觸發(fā)器 、 多路器等基本邏輯部件造成的邏輯系統(tǒng) 。 實(shí)時(shí)系統(tǒng) ： 信號(hào)處理專用的微處理器為核心的設(shè)備 ， 主要工作量是編寫匯編程序 。 電路實(shí)現(xiàn)問(wèn)題： 設(shè)計(jì)并研制具有并行結(jié)構(gòu)的數(shù)字和計(jì)算邏輯結(jié)構(gòu) 。 有哪幾種硬件描述語(yǔ)言？ 各有什么特點(diǎn)？ Verilog HDL 較多的第三方工具的支持 語(yǔ)法結(jié)構(gòu)比 VHDL簡(jiǎn)單 學(xué)習(xí)起來(lái)比 VHDL容易 仿真工具比較好使 測(cè)試激勵(lì)模塊容易編寫 Verilog HDL 的發(fā)展歷史 Verilog HDL 公開(kāi)發(fā)表 CADENCE 公司購(gòu)買 Verilog 版權(quán) 1 9 9 0 1 9 8 9 1 9 8 0 ’ s VerilogXL 誕生 模擬和數(shù)字都適用的 Verilog 標(biāo)準(zhǔn) 公開(kāi)發(fā)表 1998 ? VerilogHDLIEEE1364 標(biāo)準(zhǔn) 公開(kāi)發(fā)表 有關(guān) VerilogHDL 的全部權(quán)利都移交給 O V I （ Open Verilog I n t e r n a t i o n a l ) 1 9 9 5 1 9 9 0有哪幾種硬件描述語(yǔ)言？ 各有什么特點(diǎn)？ VHDL 比 VerilogHDL早幾年成為 I EEE標(biāo)準(zhǔn)； 語(yǔ)法 /結(jié)構(gòu)比較嚴(yán)格，因而編寫出的 模塊風(fēng)格 比較清晰； 比較適合由較多的設(shè)計(jì)人員合作完成 的特大型項(xiàng)目（一百萬(wàn)門以上）。 庫(kù)模型的設(shè)計(jì)：可以用于描述 ASIC 和 FPGA的基本單元（ Cell）部件，也可以描述復(fù)雜的宏單元（ Macro Cell）。 后仿真： 用門級(jí)模型做驗(yàn)證，檢查門的互連邏輯其功能是否正確。 output out。 endmodule a b sl out 行為級(jí)和 RTL級(jí) a b sl out 這個(gè)行為的描述并沒(méi)有說(shuō)明如果輸入 a 或 b是三態(tài)的（高阻時(shí)）輸出應(yīng)該是什么，但有具體結(jié)構(gòu)的真實(shí)電路是有一定的輸出的。 結(jié)構(gòu)級(jí) module muxtwo (out, a, b, sl)。 parameter width = 8。 reg [width1:0] a_reg, b_reg。 sum= ’b0。 end endmodule Verilog HDL模塊的測(cè)試 `include module t。 myadder(.clock(clk), .reset(rst), .a(ain), .b(bin), .sum(sumout))。 70 rst=0； 70 rst = 1； end always 50