基于vhdl的電子鬧鐘設(shè)計(jì)-wenkub.com
2025-06-24 18:58 本頁面
【正文】 最終可以看到時(shí)、分、秒正常顯示。仿真波形：而當(dāng)A=1，B=0,C=0或者A=1，B=1,C=0是正常的計(jì)時(shí)時(shí)間，秒從零開始計(jì)時(shí)，每秒加一，當(dāng)?shù)竭_(dá)五十九在來一個(gè)脈沖后，秒十位和秒個(gè)位清零，從零開始直到六十一直循環(huán)，并且向分個(gè)位清零；分位的原理同秒的一樣；而時(shí)與秒，分的不同之處是，當(dāng)時(shí)計(jì)數(shù)到二十三時(shí)清零并且不向任何位進(jìn)位。四、實(shí)驗(yàn)仿真結(jié)果：本實(shí)驗(yàn)是以KEYKEY1為控制整個(gè)鬧鐘的校時(shí)，校分，校鬧鐘時(shí)、分，分別將KEY2[1],KEY2[0],KEY1，送到實(shí)驗(yàn)上的三個(gè)鍵，由這三個(gè)鍵來控制整個(gè)校時(shí)，校分，校鬧鐘時(shí)，校鬧鐘分的過程，加上分別連接的鍵叫A,B,C鍵，則當(dāng)A=0，B=1,C=0時(shí)是對(duì)時(shí)鐘進(jìn)行校時(shí)，時(shí)個(gè)位和時(shí)十位會(huì)以二十四進(jìn)制循環(huán)自動(dòng)增加。 END COMPONENT。 lpm_type : STRING)。 outdata_aclr_a : STRING。 numwords_a : NATURAL。ARCHITECTURE SYN OF music IS SIGNAL sub_wire0 : STD_LOGIC_VECTOR (3 DOWNTO 0)。ENTITY music IS PORT ( address : IN STD_LOGIC_VECTOR (7 DOWNTO 0)。LIBRARY ieee。 END CASE。 WHEN 1100 = Tone=11001010110 。 WHEN 0111 = Tone=10101011100 。 WHEN 0010 = Tone=01110010000 。039。 Tone : OUT STD_LOGIC_VECTOR (10 DOWNTO 0)。 END。) THEN Counter = Counter+1。BEGIN CNT8 : PROCESS(clk,Counter) BEGIN IF Counter=138 THEN Counter = 00000000。 inclock : IN STD_LOGIC 。ENTITY NoteTabs IS PORT (clk : IN STD_LOGIC。END。039。139。EVENT AND FullSpkS = 39。 END IF。 ELSE Count11 := Count11 + 1。139。 END PROCESS。EVENT AND clk = 39。 將CLK進(jìn)行16分頻，PreCLK為CLK的16分頻 IF Count411 THEN PreCLK = 39。ARCHITECTURE one OF Speakera IS SIGNAL PreCLK, FullSpkS : STD_LOGIC。ENTITY Speakera IS PORT ( clk : IN STD_LOGIC。end one。s1=1111。else 鬧鈴時(shí)間現(xiàn)實(shí)和設(shè)置模式h1=seth1。m1=min1。disp:process(md1,hou1,hou2,min1,min2,sec1,sec2,seth1,seth2,setm1,setm2)beginif md1=39。039。139。end if。elsif md1=39。setmin2:process(clk,md1,md2)beginif clk39。elsif setm2=1001thensetm1=setm1+1。時(shí)間設(shè)置分鐘部分 setmin1:process(clk,setm2)beginif clk39。 and md2=00 thenseth2=seth2+1。139。end if。139。end if。139。end if。 thenif (sec1=0101 and sec2=1001)thensec1=0000。end process m220。 and md2=00)thenmin2=min2+1。039。event and clk=39。end if。elsif (min2=1001and (sec1=0101 and sec2=1001)) or (min2=1001and md1=39。 thenif (min1=0101 and min2=1001) and (sec1=0101 and sec2=1001) then min1=0000。end process h220。 and md2=01) thenhou2=hou2+1。md=39。elsif hou2=1001and(min1=0101 and min2=1001) and (sec1=0101 and sec2=1001) thenhou2=0000。小時(shí)個(gè)位h220:process(clk,min1,min2,sec1,sec2,md1,md2,hou1)beginif clk39。 and md2=01) thenhou1=hou1+1。039。event and clk=39。signal setm2:std_logic_vector(3 downto 0)。signal min2:std_logic_vector(3 do
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