【正文】 因為有王老師的悉心指導，使我對EDA技術有了更深的認識，同時也讓我對QuartusⅡ軟件產(chǎn)生了濃厚的興趣。致謝在整個實訓過程中，我首先要向我的指導老師王俊林老師表示最真摯的謝意。 此次實訓初始階段我們采用課本上的程序，但是由于課本上沒有給定各引腳的鎖定，我們沒能按照課本的方案完成實訓，只能完成原理圖的設計，所以初始方案以失敗而告終。 default: 。 98: BCDOut= 839。 96: BCDOut= 839。 94: BCDOut= 839。 92: BCDOut= 839。 90: BCDOut= 839。 88: BCDOut= 839。 86: BCDOut= 839。 84: BCDOut= 839。 82: BCDOut= 839。 80: BCDOut= 839。 78: BCDOut= 839。 76: BCDOut= 839。 74: BCDOut= 839。 72: BCDOut= 839。 70: BCDOut= 839。 68: BCDOut= 839。 66: BCDOut= 839。 64: BCDOut= 839。 62: BCDOut= 839。 60: BCDOut= 839。 58: BCDOut= 839。 56: BCDOut= 839。 54: BCDOut= 839。 52: BCDOut= 839。 50: BCDOut= 839。 48: BCDOut= 839。 46: BCDOut= 839。 44: BCDOut= 839。 42: BCDOut= 839。 40: BCDOut= 839。 38: BCDOut= 839。 36: BCDOut= 839。 34: BCDOut= 839。 32: BCDOut= 839。 30: BCDOut= 839。 28: BCDOut= 839。 26: BCDOut= 839。 24: BCDOut= 839。 22: BCDOut= 839。 20: BCDOut= 839。 18: BCDOut= 839。 16: BCDOut= 839。 14: BCDOut= 839。 12: BCDOut= 839。 10: BCDOut= 839。 8: BCDOut= 839。 6: BCDOut= 839。 4: BCDOut= 839。 2: BCDOut= 839。 always(DataIn)begin case (DataIn) 0: BCDOut= 839。(2) BCD模塊module BCD(DataIn, BCDOut)。 when others = seg7=00000000。 when 0111 = seg7=11100000。 when 0011 = seg7=11110010。 end process。 end if。 blink(0) amp。 blink(0)amp。 when 111= if(k=39。 blink(0)amp。 link(0))。139。 end if。blink(1)amp。 blink(1)amp。 when 100 = if(k=39。blink(1)amp。 blink(1) blink(1))。 when 011 = if(k=39。 segctr=01000000。 else segDat=BCDH(3 downto 0) or (blink(2)amp。blink(2)amp。 end if。blink(2)amp。blink(2)amp。 case t is when 000 = if(k=39。 else if (clk39。)。begin if (clr=39。 NBCD : BCD port map(Year, BCDN)。 end process。 end if。 end if。039。039。 end if。 end if。 then set_reg=39。)then if (set=39。 end if。 end if。 if (Min=59) then Min=(others=39。) then if set_reg=39。039。 else Mon=Mon+1。039。139。039。 else Hour=Hour+1。139。139。 else set_reg=39。 if (Year=63) then Year=000001。) then if set_reg=39。when 01 = if(k=39。 else Sec=Sec+1。 else Hour=Hour+1。 else Mon=Mon+1。 if (Mon=12) then Mon=000001。 if (Hour=23) then Hour=(others=39。)。039。 else if (clk39。039。 Year=000000。139。 end if。 blink_clk=not blink_clk。139。039。139。 end case。 when 001010 = d=011111。 when 000110 = d=011110。 end case。 when 110100 = d=011101。 when 100100 = d=011101。 when 010100 = d=011101。 end case。)。039。 end if。event and mode=39。BEGIN process(mode) begin if (clr=39。signal set_reg, blink_clk: std_logic。signal Hour, Min, Sec,Year,Mon,Day,d: std_logic_vector(5 downto 0)。entity Clock is port( mode, set, clr, clk ,k:in std_logic。動態(tài)顯示模塊是對計數(shù)器的計數(shù)進行譯碼，送到LED顯示。根據(jù)適配后的仿真模型，可以進行適配后時序仿真，因為已經(jīng)得到器件的實際硬件特性（如時延特性），所以仿真結果能比較精確的預期未來芯片的實際性能。，仿真過程不涉及具體器件的硬件特性，是較為粗略的。這一步驟適用于大型設計，因為對于大型設計來說，在綜合前對源代碼仿真，就可以大大減少設計重復的次數(shù)和時間。 HDL代碼，這是設計中最為普遍的輸入方式。目前這種高層次的設計方法已被廣泛采用。(3) 可編程互連資源IR。緩沖器的輸出分成兩路：一路可以直接送到MUX，另一路經(jīng)延時幾納秒（或者不延時）送到輸入通路D觸發(fā)器，再送到數(shù)據(jù)選擇器。IOB提供了器件引腳和內部邏輯陣列之間的連接。CLB中的邏輯函數(shù)發(fā)生器F和G均為查找表結構，其工作原理類似于ROM。這個函數(shù)發(fā)生器能實現(xiàn)3輸入變量的各種組合函數(shù)。CLB中3個邏輯函數(shù)發(fā)生器分別是G、F和H，相應的輸出是G’ 、F’和H’。這3種可編程電路是：可編程邏輯模塊（CLBConfigurable Logic Block）、輸入/輸出模塊（IOBI/O Block）和互連資源（IR—Interconnect Resource）[2]。FPGA利用小型查找表（161RAM）來實現(xiàn)組合邏輯，每個查找表連接到一個D觸發(fā)器的輸入端，觸發(fā)器再來驅動其他邏輯電路或驅動I/O，由此構成了既可實現(xiàn)組合邏輯功能又可實現(xiàn)時序邏輯功能的基本邏輯單元模塊，這些模塊間利用金屬連線互相連接或連接到I/O模塊。三、FPGA簡介 FPGA概述“FPGA（Field－Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎上進一步發(fā)展的產(chǎn)物。目前最常用的硬件描述語言有VHDL和Verilog HDL,它們都已經(jīng)成為IEEE標準。(2)采用硬件描述語言進行設計。 今天，EDA技術已經(jīng)成為電子設計的重要工具，無論