【正文】 是設(shè)計(jì)芯片還是設(shè)計(jì)系統(tǒng)，如果沒(méi)有EDA工具的支持，都將難以完成的。這些器件可以通過(guò)軟件編程而對(duì)其硬件結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，從而使得硬件的設(shè)計(jì)可以如同軟件設(shè)計(jì)那樣方便快捷。二、EDA技術(shù) EDA概述EDA在通信行業(yè)（電信）里的另一個(gè)解釋是企業(yè)數(shù)據(jù)架構(gòu)，EDA給出了一個(gè)企業(yè)級(jí)的數(shù)據(jù)架構(gòu)的總體視圖，并按照電信企業(yè)的特征，進(jìn)行了框架和層級(jí)的劃分。近些年，隨著科技的發(fā)展和社會(huì)的進(jìn)步，人們對(duì)數(shù)字鐘的要求也越來(lái)越高，傳統(tǒng)的時(shí)鐘已不能滿(mǎn)足人們的需求。因此，新產(chǎn)品、新技術(shù)層出不窮，電子技術(shù)的發(fā)展更是日新月異。美國(guó)Altera公司的可編程邏輯器件采用全新的結(jié)構(gòu)和先進(jìn)的技術(shù)，加上MaxplusII(或最新的QUARTUS)開(kāi)發(fā)環(huán)境，更具有高性能，開(kāi)發(fā)周期短等特點(diǎn)，十分方便進(jìn)行電子產(chǎn)品的開(kāi)發(fā)和設(shè)計(jì)。當(dāng)今電子產(chǎn)品正向功能多元化,體積最小化,功耗最低化的方向發(fā)展。前者具有很強(qiáng)大的功能，覆蓋面廣，描述能力強(qiáng)，支持門(mén)級(jí)電路的描述，也支持以寄存器、存儲(chǔ)器、總線(xiàn)及其運(yùn)算單元等構(gòu)成的寄存器傳輸級(jí)電路的描述，還支持以行為算法和結(jié)構(gòu)的混合描述為對(duì)象的系統(tǒng)級(jí)電路的描述。在其推動(dòng)下，數(shù)字技術(shù)的應(yīng)用已經(jīng)滲透到人類(lèi)生活的各個(gè)方面。本設(shè)計(jì)采用EDA技術(shù)，以硬件描述語(yǔ)言verilog HDL和VHDL為系統(tǒng)邏輯描述手段設(shè)計(jì)文件，在Quartus II工具軟件環(huán)境下，采用自頂向下的設(shè)計(jì)方法，由各個(gè)基本模塊共同構(gòu)建了一個(gè)基于KH310開(kāi)發(fā)工具的萬(wàn)年歷。系統(tǒng)主芯片采用EP1C12Q240C8，由主程序和BCD模塊組成。從計(jì)算機(jī)到手機(jī)，從數(shù)字電話(huà)到數(shù)字電視，從家用電器到軍用設(shè)備，從工業(yè)自動(dòng)化到航天技術(shù)，都盡可能的采用了數(shù)字電子技術(shù)。后者可以用來(lái)進(jìn)行各種層次的邏輯設(shè)計(jì)，也可以進(jìn)行數(shù)字系統(tǒng)的邏輯綜合、仿真驗(yàn)證和時(shí)序分析。它與傳統(tǒng)的電子產(chǎn)品在設(shè)計(jì)上的顯著區(qū)別師大量使用大規(guī)?？删幊踢壿嬈骷?，使產(chǎn)品的性能提高，體積縮小，功耗降低。EDA技術(shù)以大規(guī)?？删幊踢壿嬈骷樵O(shè)計(jì)載體，以硬件描述語(yǔ)言為系統(tǒng)邏輯描述主要表達(dá)方式，以計(jì)算機(jī)、大規(guī)?？删幊踢壿嬈骷拈_(kāi)發(fā)軟件及實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)為設(shè)計(jì)工具，通過(guò)有關(guān)的開(kāi)發(fā)軟件，自動(dòng)完成用軟件的方式設(shè)計(jì)的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯，邏輯化簡(jiǎn)，邏輯分割，邏輯映射，編程下載等工作。在這快速發(fā)展的年代，時(shí)間對(duì)人們來(lái)說(shuō)是越來(lái)越寶貴，在快節(jié)奏的生活時(shí)，人們往往忘記了時(shí)間，一旦遇到重要的事情而忘記了時(shí)間，這將會(huì)帶來(lái)很大的損失。多功能，樣式新穎已經(jīng)成為數(shù)字鐘的發(fā)展潮流。 “EDA是電子設(shè)計(jì)自動(dòng)化（Electronic Design Automation）的縮寫(xiě)，在20世紀(jì)60年代中期從計(jì)算機(jī)輔助設(shè)計(jì)（CAD）、計(jì)算機(jī)輔助制造（CAM）、計(jì)算機(jī)輔助測(cè)試（CAT）和計(jì)算機(jī)輔助工程（CAE）的概念發(fā)展而來(lái)的[1]。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法、設(shè)計(jì)過(guò)程和設(shè)計(jì)觀念，促進(jìn)了EDA技術(shù)的迅速發(fā)展。EDA工具已經(jīng)成為現(xiàn)代電路設(shè)計(jì)師的重要武器，正在發(fā)揮著越來(lái)越重要的作用。采用硬件描述語(yǔ)言進(jìn)行電路與系統(tǒng)的描述是當(dāng)前EDA技術(shù)的另一個(gè)特征。(3)開(kāi)放性和標(biāo)準(zhǔn)化。它是作為專(zhuān)用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)?！癋PGA的邏輯是通過(guò)向內(nèi)部靜態(tài)存儲(chǔ)單元加載編程數(shù)據(jù)來(lái)實(shí)現(xiàn)的，存儲(chǔ)在存儲(chǔ)器單元中的值決定了邏輯單元的邏輯功能以及各模塊之間或模塊與I/O間的聯(lián)接方式并最終決定了FPGA所能實(shí)現(xiàn)的功能，F(xiàn)PGA允許無(wú)限次的編程[2]?？删幊踢壿嬆KCLB是實(shí)現(xiàn)邏輯功能的基本單元，它們通常規(guī)則的排列成一個(gè)陣列，散布于整個(gè)芯片；可編程輸入/輸出模塊（IOB）主要完成芯片上的邏輯與外部封裝腳的接口，它通常排列在芯片的四周；可編程互連資源包括各種長(zhǎng)度的連接線(xiàn)段和一些可編程連接開(kāi)關(guān)，它們將各個(gè)CLB之間或CLB、IOB之間以及IOB之間連接起來(lái)，構(gòu)成特定功能的電路。G有4個(gè)輸入變量GGG3和G4；F也有4個(gè)輸入變量FFF3和F4。這3個(gè)函數(shù)發(fā)生器結(jié)合起來(lái)，可實(shí)現(xiàn)多達(dá)9變量的邏輯函數(shù)。F和G的輸入等效于ROM的地址碼，通過(guò)查找ROM中的地址表可以得到相應(yīng)的組合邏輯函數(shù)輸出。它主要由輸入觸發(fā)器、輸入緩沖器和輸出觸發(fā)/鎖存器、輸出緩沖器組成。通過(guò)編程給數(shù)據(jù)選擇器不同的控制信息，確定送至CLB陣列的I1和I2是來(lái)自輸入緩沖器，還是來(lái)自觸發(fā)器?？删幊袒ミB資源IR可以將FPGA內(nèi)部的CLB和CLB之間、CLB和IOB之間連接起來(lái)，構(gòu)成各種具有復(fù)雜功能的系統(tǒng)。高層次設(shè)計(jì)只是定義系統(tǒng)的行為特征，可以不涉及實(shí)現(xiàn)工藝，因此還可以在廠(chǎng)家綜合庫(kù)的支持下，利用綜合優(yōu)化工具將高層次描述轉(zhuǎn)換成針對(duì)某種工藝優(yōu)化的網(wǎng)絡(luò)表，使工藝轉(zhuǎn)化變得輕而易舉。此外，還可以采用圖形輸入方式（框圖、狀態(tài)圖等），這種輸入方式具有直觀、容易理解的優(yōu)點(diǎn)。一般情況下，這一仿真步驟可略去。一般的設(shè)計(jì)，也可略去這一步驟。如果仿真結(jié)果達(dá)不到設(shè)計(jì)要求，就修改verilog HDL源代碼或選擇不同速度和品質(zhì)的器件，直至滿(mǎn)足設(shè)計(jì)要求。 實(shí)驗(yàn)程序(1) Clock模塊Library ieee。 seg7, segctr :out std_logic_vector(7 downto 0) )。signal BCDH, BCDM, BCDS,BCDN,BCDY,BCDR: std_logic_vector(7 downto 0)。 ponent BCD port(DataIn : in std_logic_vector(5 downto 0)。139。139。 end process。)。 when 11 = blink=(0=blink_clk, others=39。 end process。 when 011000 = d=011101。 when 101000 = d=011101。 when 111000 = d=011101。 when 000011 = d=011111。 when 000111 = d=011111。 when 001011 = d=011110。end process。) then blink_clk=39。)。) then if (blink_t=11000011010011) then blink_t:=(others=39。 else blink_t:=blink_t+1。 end process。) then Hour=000000。 Mon=000000。)。event and clk=39。)。 if (Min=59) then Min=(others=39。039。 if (Year=63) then Year=000001。 end if。 end if。 end if。139。039。 else Year=Year+1。039。) then if set_reg=39。 if (Hour=23) then Hour=(others=39。 end if。 end if。)then if (set=39。 then set_reg=39。 end if。 end if。039。039。 end if。 end if。139。139。 end if。 else if (set=39。 then set_reg=39。)。 else set_reg=39。 end case。 HBCD : BCD port map(Hour, BCDH)。 YBCD : BCD port map(Mon, BCDY)。139。 segCtr=(others=39。event and clk=39。139。 blink(2))。blink(2)amp。 when 001 = if(k=39。blink(2)amp。blink(2) amp。 end if。139。 segctr=00010000。blink(1))。139。 blink(1))。 link(1)amp。 when 101 = segDat=1010。)then segDat=BCDR(7 downto 4) or (blink(0)amp。 segctr=00000010。blink(0))。139。blink(0))。 blink(0) amp。 end case。 process(segDat) begin case segDat is when 0000 = seg7=11111100。 when 0100 = seg7=01100110。 when 1000 = seg7=11111110。 end case。 input[5:0] DataIn。B0000_0000。B0000_0010。B0000_0100。B0000_0110。B0000_1000。B0001_0000。B0001_0010。B0001_0100。B0001_0110。B0001_1000。B0010_0000。B0010_0010。B0010_0100。B0010_0110。B0010_1000。B0011_0000。B0011_0010。B0011_0100。B0011_0110。B0011_1000。