【正文】 越來越重要的作用。 EDA的特點(1) 高層綜合和優(yōu)化。為了能更好地支持自頂向下的設(shè)計方法，現(xiàn)代的EDA工具能夠在系統(tǒng)進行綜合和優(yōu)化，這樣就縮短了設(shè)計的周期，提高了設(shè)計效率。(2)采用硬件描述語言進行設(shè)計。采用硬件描述語言進行電路與系統(tǒng)的描述是當前EDA技術(shù)的另一個特征。與傳統(tǒng)的原理圖設(shè)計方法相比，HDL語言更適合描述規(guī)模大的數(shù)字系統(tǒng)，它能夠使設(shè)計者在比較抽象的層次上對所設(shè)計系統(tǒng)的結(jié)構(gòu)和邏輯功能進行描述。采用HDL語言設(shè)計的突出優(yōu)點是：語言的公開性和利用性；設(shè)計與工藝的無關(guān)性；寬范圍的描述能力；便于組織大規(guī)模系統(tǒng)的設(shè)計；便于設(shè)計的復(fù)用，交流，保存和修改等。目前最常用的硬件描述語言有VHDL和Verilog HDL,它們都已經(jīng)成為IEEE標準。(3)開放性和標準化?，F(xiàn)代EDA工具普遍采用標準化和開放性框架結(jié)構(gòu)，任何一個EDA系統(tǒng)只要建立了一個符合標準的開放式框架結(jié)構(gòu)，就可以接納其他廠商的EDA工具儀器進行設(shè)計工作。這樣就可以實現(xiàn)各種EDA工具的優(yōu)化組合，并集成在一個易于管理的統(tǒng)一環(huán)境下，實現(xiàn)資源共享。三、FPGA簡介 FPGA概述“FPGA（Field－Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。[2]” FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個概念，內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和內(nèi)部連線（Interconnect）三個部分。 現(xiàn)場可編程門陣列（FPGA）是可編程器件，與傳統(tǒng)邏輯電路和門陣列（如PAL，GAL及CPLD器件）相比，F(xiàn)PGA具有不同的結(jié)構(gòu)。FPGA利用小型查找表（161RAM）來實現(xiàn)組合邏輯，每個查找表連接到一個D觸發(fā)器的輸入端，觸發(fā)器再來驅(qū)動其他邏輯電路或驅(qū)動I/O，由此構(gòu)成了既可實現(xiàn)組合邏輯功能又可實現(xiàn)時序邏輯功能的基本邏輯單元模塊，這些模塊間利用金屬連線互相連接或連接到I/O模塊?！癋PGA的邏輯是通過向內(nèi)部靜態(tài)存儲單元加載編程數(shù)據(jù)來實現(xiàn)的，存儲在存儲器單元中的值決定了邏輯單元的邏輯功能以及各模塊之間或模塊與I/O間的聯(lián)接方式并最終決定了FPGA所能實現(xiàn)的功能，F(xiàn)PGA允許無限次的編程[2]?！?FPGA基本結(jié)構(gòu)FPGA具有掩膜可編程門陣列的通用結(jié)構(gòu)，它由邏輯功能塊排成陣列，并由可編程的互連資源連接這些邏輯功能塊來實現(xiàn)不同的設(shè)計。FPGA一般由3種可編程電路和一個用于存放編程數(shù)據(jù)的靜態(tài)存儲器SRAM組成。這3種可編程電路是：可編程邏輯模塊（CLBConfigurable Logic Block）、輸入/輸出模塊（IOBI/O Block）和互連資源（IR—Interconnect Resource）[2]。可編程邏輯模塊CLB是實現(xiàn)邏輯功能的基本單元，它們通常規(guī)則的排列成一個陣列，散布于整個芯片；可編程輸入/輸出模塊（IOB）主要完成芯片上的邏輯與外部封裝腳的接口，它通常排列在芯片的四周；可編程互連資源包括各種長度的連接線段和一些可編程連接開關(guān)，它們將各個CLB之間或CLB、IOB之間以及IOB之間連接起來，構(gòu)成特定功能的電路。(1) CLB是FPGA的主要組成部分。它主要由邏輯函數(shù)發(fā)生器、觸發(fā)器、數(shù)據(jù)選擇器等電路組成。CLB中3個邏輯函數(shù)發(fā)生器分別是G、F和H，相應(yīng)的輸出是G’ 、F’和H’。G有4個輸入變量GGG3和G4；F也有4個輸入變量FFF3和F4。這兩個函數(shù)發(fā)生器是完全獨立的，均可以實現(xiàn)4輸入變量的任意組合邏輯函數(shù)。邏輯函數(shù)發(fā)生器H有3個輸入信號；前兩個是函數(shù)發(fā)生器的輸出G’和F’，而另一個輸入信號是來自信號變換電路的輸出H1。這個函數(shù)發(fā)生器能實現(xiàn)3輸入變量的各種組合函數(shù)。這3個函數(shù)發(fā)生器結(jié)合起來，可實現(xiàn)多達9變量的邏輯函數(shù)。CLB中有許多不同規(guī)格的數(shù)據(jù)選擇器（四選一、二選一等），通過對CLB內(nèi)部數(shù)據(jù)選擇器的編程，邏輯函數(shù)發(fā)生器G、F和H的輸出可以連接到CLB輸出端X或Y，并用來選擇觸發(fā)器的激勵輸入信號、時鐘有效邊沿、時鐘使能信號以及輸出信號。這些數(shù)據(jù)選擇器的地址控制信號均由編程信息提供，從而實現(xiàn)所需的電路結(jié)構(gòu)。CLB中的邏輯函數(shù)發(fā)生器F和G均為查找表結(jié)構(gòu)，其工作原理類似于ROM。F和G的輸入等效于ROM的地址碼，通過查找ROM中的地址表可以得到相應(yīng)的組合邏輯函數(shù)輸出。另一方面，邏輯函數(shù)發(fā)生器F和G還可以作為器件內(nèi)高速RAM或小的可讀寫存儲器使用，它由信號變換電路控制。(2) 輸入/輸出模塊IOB。IOB提供了器件引腳和內(nèi)部邏輯陣列之間的連接。它主要由輸入觸發(fā)器、輸入緩沖器和輸出觸發(fā)/鎖存器、輸出緩沖器組成。每個IOB控制一個引腳，它們可被配置為輸入、輸出或雙向I/O功能。當IOB控制的引腳被定義為輸入時，通過該引腳的輸入信號先送入輸入緩沖器。緩沖器的輸出分成兩路：一路可以直接送到MUX，另一路經(jīng)延時幾納秒（或者不延時）送到輸入通路D觸發(fā)器，再送到數(shù)據(jù)選擇器。通過編程給數(shù)據(jù)選擇器不同的控制信息，確定送至CLB陣列的I1和I2是來自輸入緩沖器，還是來自觸發(fā)器。當IOB控制的引腳被定義為輸出時，CLB陣列的輸出信號OUT也可以有兩條傳輸途徑：一條是直接經(jīng)MUX送至輸出緩沖器，另一條是先存入輸出通路D觸發(fā)器，再送至輸出緩沖器。IOB輸出端配有兩只MOS管，它們的柵極均可編程，使MOS管導通或截止，分別經(jīng)上拉電阻接通Vcc、地線或者不接通，用以改善輸出波形和負載能力。(3) 可編程互連資源IR。可編程互連資源IR可以將FPGA內(nèi)部的CLB和CLB之間、CLB和IOB之間連接起來，構(gòu)成各種具有復(fù)雜功能的系統(tǒng)。IR主要由許多金屬線段構(gòu)成，這些金屬線段帶有可編程開關(guān)，通過自動布線實現(xiàn)各種電路的連接。一般說來，一個比較大的完整的項目應(yīng)該采用層次化的描述方法：分為幾個較大的模塊，定義好各功能模塊之間的接口，然后各個模塊再細分去具體實現(xiàn)，這就是TOP DOWN（自頂向下）的設(shè)計方法。目前這種高層次的設(shè)計方法已被廣泛采用。高層次設(shè)計只是定義系統(tǒng)的行為特征，可以不涉及實現(xiàn)工藝，因此還可以在廠家綜合庫的支持下，利用綜合優(yōu)化工具將高層次描述轉(zhuǎn)換成針對某種工藝優(yōu)化的網(wǎng)絡(luò)表，使工藝轉(zhuǎn)化變得輕而易舉。CPLD/FPGA系統(tǒng)設(shè)計的工作流程如圖22所示。設(shè)計輸入原理圖硬件描述語言波形圖設(shè)計處理優(yōu)化、綜合適配、分割布局、布線設(shè)計完成器件編程功能仿真時序仿真器件測試 流程說明：“自頂向下”的設(shè)計方法進行系統(tǒng)劃分。 HDL代碼，這是設(shè)計中最為普遍的輸入方式。此外，還可以采用圖形輸入方式（框圖、狀態(tài)圖等），這種輸入方式具有直觀、容易理解的優(yōu)點。 HDL文件。，主要是檢驗系統(tǒng)功能設(shè)計的正確性。這一步驟適用于大型設(shè)計，因為對于大型設(shè)計來說，在綜合前對源代碼仿真，就可以大大減少設(shè)計重復(fù)的次數(shù)和時間。一般情況下，這一仿真步驟可略去。 HDL源代碼進行綜合優(yōu)化處理，生成門級描述的網(wǎng)絡(luò)表文件，這是將高層次描述轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。綜合優(yōu)化是針對ASIC芯片供應(yīng)商的某一產(chǎn)品系列進行的，所以綜合的過程要在相應(yīng)的廠家綜合庫的支持下才能完成。，仿真過程不涉及具體器件的硬件特性，是較為粗略的。一般的設(shè)計，也可略去這一步驟。，包括底層器件配置、邏輯分割、邏輯優(yōu)化和布局布線。，產(chǎn)生多項設(shè)計結(jié)果：（a）適配報告，包括芯片內(nèi)部資源利用情況，設(shè)計的布爾方程描述情況等；（b）適配后的仿真模型；（c）器件編程文件。根據(jù)適配后的仿真模型，可以進行適配后時序仿真，因為已經(jīng)得到器件的實際硬件特性（如時延特性），所以仿真結(jié)果能比較精確的預(yù)期未來芯片的實際性能。如果仿真結(jié)果達不到設(shè)計要求，就修改verilog HDL源代碼或選擇不同速度和品質(zhì)的器件，直至滿足設(shè)計要求。最后將適配器產(chǎn)生的器件編程文件通過編程器或下載電纜載入到目標芯片CPLD/FPGA中。四、萬年歷總體設(shè)計方案 萬年歷原理 ：基準時鐘置數(shù)按鍵控制按鍵顯示動態(tài)顯示譯碼計數(shù)器 設(shè)計原理圖計數(shù)器在正常情況下是對1HZ的頻率計數(shù)，在調(diào)整時間狀況下是對需要調(diào)整的時間模塊進行計數(shù)；控制按鍵用來選擇是正常計數(shù)還是調(diào)整時間并決定調(diào)整時、分、秒；置數(shù)按鍵按下時，表示相應(yīng)的調(diào)整塊要加一，如要對小時調(diào)整時，顯示時間的LED管將閃爍且當置數(shù)按鍵按下時，相應(yīng)的小時顯示要加一。動態(tài)顯示模塊是對計數(shù)器的計數(shù)進行譯碼，送到LED顯示。 實驗程序(1) Clock模塊Library ieee。use 。use 。entity Clock is port( mode, set, clr, clk ,k:in std_logic。 seg7, segctr :out std_logic_vector(7 downto 0) )。end entity。ARCHITECTURE arch OF Clock ISsignal state: std_logic_vector(1 downto 0)。signal Hour, Min, Sec,Year,Mon,Day,d: std_logic_vector(5 downto 0)。signal BCDH, BCDM, BCDS,BCDN,BCDY,BCDR: std_logic_vector(7 downto 0)。signal segDat: std_logic_vector(3 downto 0)。signal blink: std_logic_vector(2 downto 0)。signal set_reg, blink_clk: std_logic。 ponent BCD port(DataIn : in std_logic_vector(5 downto 0)。 BCDOut : out std_logic_vector(7 downto 0) )。 end ponent。BEGIN process(mode) begin if (clr=39。139。) then state=00。 else if (mode39。event and mode=39。139。) then state=state+1。 end if。 end