【正文】 end。then q1=q1+1。 signal q1:std_logic_vector(5 downto 0)。 end architecture dacc of singt is ponent sindata port(address:in std_logic_vector(5 downto 0)。 use 。 begin q=sub_wire0(7 downto 0)。 port(address:in std_logic_vector(5 downto 0)。 1pm_widthid :natural。 q:out std_logic_vector(7 downto 0)。 //： LIBRARY ieee。3D:252。39:233。35:197。31:150。2D: 99。29: 53。25: 19。21: 1。1D: 4。19: 26。15: 64。11:112。0D:162。09:207。05:239。01:254。 表示數(shù)據(jù)輸出位寬是 8 DEPTH=64。通過(guò)這兩周的時(shí)間，使我學(xué)到許多知識(shí)，明白了許多以前上課時(shí)無(wú)法理解的知識(shí)，還積累了一些較簡(jiǎn)單的問(wèn)題解決方案。 21 參考文獻(xiàn) [1]潘松 ， 黃繼業(yè) . EDA技術(shù)實(shí)用教程（第二版） . 北京科學(xué)出版社 . [2]億特科技 . CPLD/FPGA 應(yīng)用系統(tǒng)設(shè)計(jì)與產(chǎn)品開(kāi)發(fā) . 人民郵電出版社 . [3]李輝 . PLD與數(shù)字系統(tǒng)設(shè)計(jì) . 西安電子科技大學(xué)出版社 . [4]王志鵬 ， 付麗琴 . 可編程邏輯器件開(kāi)發(fā)技術(shù) MAX+PLUS 社 . [5]王道先 . VHDL電路設(shè)計(jì)技術(shù) . 北京國(guó)防工業(yè)出版社 . [6] 趙不賄 . 在系統(tǒng)可編程器件與開(kāi)發(fā)技術(shù) . 機(jī)械工業(yè)出版社 . [7] 曾繁泰 . EDA工程的理論與實(shí)踐 . 電子工業(yè)出版社 . [8] 尹佳喜 ， 尹 仕 . 基于 CPLD的三相多波形函數(shù)發(fā)生器設(shè)計(jì) 2020920。程序的編寫(xiě)格式必須規(guī)范，模塊、端口以及信號(hào)變量的命名應(yīng)當(dāng)反映實(shí)際意義，縮進(jìn)格式工整明了，方便閱讀理解，這樣有利于程序的編寫(xiě)，有利于分析調(diào)試，也有利于程序的重復(fù)使用。利用 EDA 設(shè)計(jì)軟件輔助設(shè)計(jì)，方便快捷，減少了錯(cuò)誤率的產(chǎn)生，縮短了產(chǎn)品的設(shè)計(jì)及上市周期，既減輕了設(shè)計(jì)工作量又滿足了商業(yè)利益的需求。 19 （ A） （ B） （ C） （ D） 圖 20 基波與二次諧波疊加 （ A） （ B） （ C） （ D） 圖 21 基波與三次諧波的疊加圖 3．綜合調(diào)試數(shù)據(jù) （ 1）輸出波形頻率范圍測(cè)試測(cè)試數(shù)據(jù)如下表 1 所示 : 表 1 預(yù)置頻率 輸出頻率 負(fù)載電阻 （歐姆） 正弦波 方波 三角波 100 100 500 100 800 100 1K 1 1 1 100 （ 2） 輸出波形幅度范圍測(cè)試，在頻率為 100HZ1KHZ 測(cè)得的輸出幅度數(shù)據(jù)范圍可以達(dá)到 05V 的要求。 （ 1）正弦波 16 仿真波形圖如圖 12 所示： 圖 12 FRCT：相位控制端； CLK： 時(shí)鐘輸入； SINOUT：正弦波輸出； VSIN： 正弦波地址寄存器； （ 2）方波 仿真波形圖如圖 13 所示： 圖 13 CLK： 時(shí)鐘輸入； FRCT： 相位控制端； SQUOUT： 方波輸出； （ 3）三角波 仿真波形圖如圖 14 所示： 圖 14 CLK： 時(shí)鐘輸入； FRCT： 相位控制端； TRIOUT： 三角波輸出； 17 （ 4）任意波形的地址 仿 真波形圖如圖 15 所示： 圖 15 FRCT： 相位控制端； CLK： 時(shí)鐘輸入； ADDOUT： 地址輸出； （ 5）波形選擇 仿真波形圖如圖 16 所示： 圖 16 RI： RAM 的讀數(shù)控制端； SELIN： 波形選擇輸入端（ 0： 正弦波； 1： 三角波； 2： 方波； 3： 任意波地址； 4： 三角波和正弦波的疊加； 5： 方波和正弦波的疊加； 6： 方波和 三角波的疊加； 7： 三種波形的疊加） ADDIN： 地址輸入端； SININ： 正弦波輸入端； TRIIN： 三角波輸入端； 18 SQUIN： 方波輸入端； QADD： 地址輸出端； Q： 波形選擇輸出端； （ 6）仿真結(jié)果分析 經(jīng)過(guò)仿真，從各個(gè)仿真圖上看得，基本上可以實(shí)現(xiàn)預(yù)期的波形產(chǎn)生功能。 綜合調(diào)試 FPGA 系統(tǒng)的軟硬件設(shè)計(jì)是緊密相連的，將軟件編譯綜合并且通過(guò)下載對(duì)FPGA 進(jìn)行適配，運(yùn)行中的 FPGA 是由其內(nèi)部的硬件結(jié)構(gòu)控制讀出數(shù)據(jù)，從而產(chǎn)生波形。 (3) 運(yùn)算放大器的選擇 由于輸出頻率達(dá)到上千赫茲，因此對(duì)放大器的帶寬有一定要求。再調(diào)試 D/A 轉(zhuǎn)換是否正常。 14 第 5 章 調(diào)試 設(shè)計(jì)及仿真調(diào)試使用設(shè)備 示波器 :Hitachi V1060，萬(wàn)用表， FPGA 實(shí)驗(yàn)箱， PC 機(jī)各一臺(tái)。分配如下： CLKUSR PIN62。實(shí)際電路測(cè)量結(jié)果表明：當(dāng)負(fù)載 100Ω 、輸出電壓峰 峰值 1OV 時(shí)，帶寬大于 500kHz,幅度變化小于土 1%。為了避免干擾信號(hào)影響系統(tǒng)正常工作，未分配功能的 FPGA 引腳必須接地，在 FPGA 器件的電源端必須并連一 的退耦電容，在所有的輸入引腳上串聯(lián) 100 歐姆左右電阻減弱干擾信號(hào)影響，如有必要還應(yīng)在輸入端設(shè)置上拉或下拉電阻。 END PROCESS。 ELSE Step=0。 返回 開(kāi)始 返回 波形選擇控制按下否 進(jìn)行波形的調(diào)用 調(diào)用波形選擇程序 Y N Y N 10 VHDL 實(shí)現(xiàn) PROCESS(CLK_IN) BEGIN IF(CLK_IN39。設(shè)計(jì)流程圖如下圖 8 所示 圖 6 波形模塊圖 開(kāi)始 頻率控制按下否 讀入按鍵數(shù)值 調(diào)用頻率控制模塊 Y N 鍵按 下否？ 9 確認(rèn)鍵按下否？ 圖 7 頻率控制模塊流程圖 圖 8 選擇波形電路設(shè)計(jì)流程圖 分頻器模塊 設(shè)計(jì)思路 分頻器模塊將輸入的高頻脈沖降頻得到各模塊所需的低頻脈沖，分頻器模塊利用計(jì)數(shù)器的原理進(jìn)行設(shè)計(jì)，通過(guò)對(duì)預(yù)設(shè)的分頻值進(jìn)行比較計(jì)數(shù)，實(shí)現(xiàn)輸入高頻時(shí)鐘脈沖的分頻輸出功能。 8 頻率控制 模塊 本課題要求頻率控制是在 100HZ1KHZ，步進(jìn)為 100HZ。 三角波 1 設(shè)計(jì)思路 由于三角波是線性的，比較簡(jiǎn)單就可以產(chǎn)生，如果最低電壓設(shè)為 15V，最高是 255V，那么根據(jù)它的公式 255/15=17，每個(gè)點(diǎn)的電壓只要依次加 17 就可以得到，一個(gè)波形所以采用簡(jiǎn)單的加減算法就可實(shí)現(xiàn)，如圖 5 所示三角波的采樣圖： f( t) A