基于fpga的出租車計(jì)價(jià)器設(shè)計(jì)-wenkub.com
2025-06-15 16:03 本頁面
【正文】 6. 實(shí)驗(yàn)心得：通過本次實(shí)驗(yàn)我學(xué)會(huì)了很多東西。仿真后得到的相應(yīng)輸出結(jié)果如與預(yù)先的結(jié)果不相符，則應(yīng)修改設(shè)計(jì)，直到相符為止。 10000 start=1。 10000 start=1。 100 reset=0。 initial begin reset=0。 endmodule：，驗(yàn)證的流程圖：設(shè)計(jì)規(guī)范結(jié)束 Testbench的創(chuàng)建驗(yàn)證規(guī)范 不滿足運(yùn)行，調(diào)試檢查驗(yàn)證規(guī)范 不合格所有測試都滿足覆蓋要求 合格 驗(yàn)證規(guī)范結(jié)束滿足 創(chuàng)建回歸測試，驗(yàn)證的VerilogHDL源代碼：`timescale 1ns/100ps//時(shí)間的單位與時(shí)間的精度module test。 licheng 2 (.clk_1(clk_1), .reset(reset), .start(start), .lch(lch))。 wire clk_1。 input reset,start,clk。b1000000。 439。b1111000。b0110:hex2[6:0]=739。 439。b0110000。b0010:hex2[6:0]=739。 439。b1000000。 439。b1111000。b0110:hex1[6:0]=739。 439。b0110000。b0010:hex1[6:0]=739。 439。b1000000。 439。b1111000。b0110:hex0[6:0]=739。 439。b0110000。b0010:hex0[6:0]=739。 439。b1000000。 439。b1111000。b0110:hex5[6:0]=739。 439。b0110000。b0010:hex5[6:0]=739。 439。b1000000。 439。b1111000。b0110:hex4[6:0]=739。 439。b0110000。b0010:hex4[6:0]=739。 439。b1000000。 439。b1111000。b0110:hex7[6:0]=739。 439。b0110000。b0010:hex7[6:0]=739。 439。b1000000。 439。b1111000。b0110:hex6[6:0]=739。 439。b0110000。b0010:hex6[6:0]=739。 439。b1000000。b1000000。b1000000。b1000000。 wire [7:0] jishi。 input clk_1,lch,jishi,fee,reset。b01010。 fee[13:10]=fee[13:10]+439。b00001。 end else if(fee[4:0]539。b10011) begin fee[4:0]=fee[4:0]539。b0,lch[7:4]}。b00001+539。b00000010) begin fee[13:0]=1439。b01010。 fee[13:10]=fee[13:10]+439。b00001。 end else if(fee[4:0]539。b10011) begin fee[4:0]=fee[4:0]539。b0,lch[7:4]}。b01000539。 end end else begin fee[4:0]={139。b01001) begin fee[4:0]=fee[4:0]539。b0,lch[7:4]}。b0,lch[3:0]}+539。 wire [7:0] jishi_1。 input lch,jishi_1。 end end end：。b000010) count1=639。b0001。 count2=639。b000001。b00000001。 jishi_1=839。 count1=639。 reg [5:0] count1,count2。b000001。 end end else if(count==639。b1001) begin lch[7:4]=lch[7:4]+439。b00000001。 count=639。 reg [7:0] lch。在出租車啟動(dòng)并行駛的過程中(即復(fù)位/啟動(dòng)信號(hào)reset為0，行駛/停止信號(hào)start為1)，當(dāng)時(shí)鐘clk是上升沿的時(shí)候，系統(tǒng)即對里程計(jì)數(shù)器進(jìn)行加計(jì)數(shù)。 clk_1=!clk_1。 always(posedge clk,negedge reset) begin if(!reset) begin count=0。 input clk,reset。其中行駛路程計(jì)數(shù)模塊、等待時(shí)間計(jì)數(shù)模塊和計(jì)費(fèi)模塊，用來統(tǒng)計(jì)路程、
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