【正文】 因此，在以后的學(xué)習(xí)中我要養(yǎng)成實(shí)踐與學(xué)習(xí)相結(jié)合的態(tài)度來對待任何一門學(xué)科，要多多實(shí)踐，而不是想當(dāng)然的以為是就是。 end end endendmoduleⅡ，仿真結(jié)果：圖19 汽車尾燈仿真截圖 由以上的仿真截圖可以清楚地看出，①為右轉(zhuǎn)彎剎車，②為左轉(zhuǎn)彎剎車，③為剎車，④為右轉(zhuǎn)彎，⑤為左轉(zhuǎn)彎，⑥倒車。 l3=0。 end end else begin //正常 sta=439。 l3=0。 l5=1。 if (ba) begin l1=1。h4。 l3=0。h1。h1) begin l1=0。 l3=1。 l6=0。 end sta=439。 l5=0。 c=c+439。 end if(c==439。 l5=0。 l2=0。 l6=1。 l2=1。h0。h2) begin l1=1。 l3=0。h1。h0) begin l1=0。 end else if (left) //左轉(zhuǎn)彎剎車 begin l4=1。 c=439。 end if(c=439。 l5=1。 c=c+439。 if(c==439。 reg ba。 output l1,l2,l3,l4,l5,l6。_2to1MUX MU2(LED_Sec,Mode,839。//Complete_Byhand U5 (Hour,_512Hz,ALARM_Ctrl_Byhand,ALARM_Complete_Byhand)。AdjMinkey),AMORPM,AMORPMCLOCK,_1024HzIN,_512Hz,_1Hz,CtrlBell)。//調(diào)用仿電臺報時Bell U3(ALARM_Clock,Set_Hr,Set_Min,Hour,Minute,Second,(Modeamp。AdjMinkey),((~Mode)amp。h12)?(~AMORPMCLOCK):AMORPMCLOCK。 input Mode。 wire ALARM_Clock。 supply0 _0。 //input SetHrkey,SetMinkey。 wire[7:0] LED_Hr,LED_Min,LED_Sec。 input nCR。 assign HrCP=AdjHrkey?_1Hz:({Minute,Second}==1639。 counter24 UT4(Hour_24[7:4],Hour_24[3:0],nCR,Vdd,~HrCP)。 wire MinCP,HrCP。 output[7:0] Hour,Minute,Second。 在此就不把代碼附上去了。//12點(diǎn)是響12下 endcase else ALARM_Complete_auto=139。h22||Second==839。h14||Second==839。h 06||Second==839。//11點(diǎn)是響11下 839。h20||Second==839。h12||Second==839。h04||Second==839。_512Hz。h16||Second==839。h08||Second==839。h10:ALARM_Complete_auto=(Second==839。h18)amp。h10||Second==839。h02||Second==839。amp。h10||Second==839。h02||Second==839。amp。h08||Second==839。h07:ALARM_Complete_auto=(Second==839。h12)amp。h04||Second==839。_512Hz。h 06||Second==839。//4點(diǎn)是響4下 839。h 06||Second==839。//3點(diǎn)是響3下 839。h04||Second==839。_512Hz。h02:ALARM_Complete_auto=(Second==839。h02)amp。 reg ALARM_Complete_auto。具體如下：Ⅰ，Verilog代碼：//module Complete_auto (ALARM_Complete_auto,Hour,Minute,Second,_512Hz)。_1024HzIN))): 139。amp。 //時間相等 assign ALARM_Clock=CtrlBell?(Time_EQU amp。amp。//比較主時鐘與鬧鐘的分鐘高4位是否相等 _4bitparator SU7(MinL_EQU,AMORPM,AMORPMCLOCK,Set_Min[3:0],Minute[3:0])。 counter12 SU2(Set_Hr[7:4],Set_Hr[3:0],Vdd,SetHrkey,_1Hz)。 //主時鐘的小時，分鐘，秒 supply1 Vdd。//主時鐘的上下午標(biāo)志 wire AMORPM。 input _1024HzIN,_512Hz,_1Hz。 output ALARM_Clock。b0。h59: ALARM_Radio=_1024HzIN。h53, 839。 reg ALARM_Radio。Ⅲ，模塊符號圖：⑩仿電臺報時模塊的設(shè)計(jì)與仿真Ⅰ，Verilog代碼：// 仿電臺報時module Radio (ALARM_Radio,Minute,Second,_1024HzIN,_512Hz)。(AMORPM==AMORPMCLOCK))。 input AMORPM,AMORPMCLOCK。 assign OUT=SEL?X:Y。Ⅲ，模塊符號圖：⑧2選1選擇器的設(shè)計(jì)與仿真Ⅰ，Verilog代碼：// 2選1選擇器module _2to1MUX (OUT,SEL,X,Y)。 assign _1HzOut=Q[11]。h9)amp。 counter10 DU2(Q[11:8],nCR,EN2,_1024HzIN)。 wire[11:0] Q。Ⅲ，模塊符號圖：⑦分頻模塊的設(shè)計(jì)與仿真Ⅰ，Verilog代碼：// 分頻模塊產(chǎn)成1Hz與512Hz的脈沖module Divided_Frequency (_1HzOut,_512HzOut,nCR,_1024HzIN)。 //其它情況低位正常計(jì)數(shù) CntL=CntL+139。b1。 CntL=CntL+139。h00。//異步清零 else if(~EN) {CntH,CntL}={CntH,CntL}。 //時鐘CP、清零nCR、使能EN output[3:0] CntH,CntL。 end endendmoduleⅡ，仿真結(jié)果：圖8 12進(jìn)制計(jì)數(shù)器仿真截圖 由仿真截圖可以看出在CP的上升沿來臨時輸出Q的值加1，計(jì)數(shù)到12時為01，繼續(xù)計(jì)數(shù)，完成了12進(jìn)制計(jì)數(shù)器的功能。b1。//到9時變?yōu)?0 else if((CntH==1)amp。h01 else if((CntH==0)amp。amp。 always(posedge CP or negedge nCR) begin if(~nCR) {CntH,CntL}=839。Ⅲ，模塊符號圖：⑤ 12進(jìn)制計(jì)數(shù)器的設(shè)計(jì)及仿真 Ⅰ，Verilog代碼：// 12進(jìn)制計(jì)數(shù)器module counter12(CntH,CntL,n