【導(dǎo)讀】implement.Keywords:Scanner,CCD,Man-machineinterface,Multithread,MemorymanagementII

　　

【正文】 ”市場(chǎng)不可缺少的器件之一 [22] 。 (1) 縮短開(kāi)發(fā)周期（大幅縮短設(shè)計(jì)時(shí)間，更快地推出產(chǎn)品）； (2) 消除了器件停產(chǎn)所帶來(lái)的風(fēng)險(xiǎn)； (3) 通過(guò)豐富的 IP 與自動(dòng)化工具，可以將開(kāi)發(fā)資源集中在不同的產(chǎn)品線上； (4) 迅速應(yīng)用最新的協(xié)議與規(guī)格； (5) 更有效率的工程師培訓(xùn)（由高端到低成本的 FPGA 器件都通過(guò)同一種開(kāi)發(fā) 15 模塊通過(guò)與 FO 模塊的不同連接方式實(shí)現(xiàn)了 FPGA 的開(kāi)發(fā)目的 [1516] 。 FPGA 芯片結(jié)構(gòu)特點(diǎn) 目前主流的 FPGA，已經(jīng)在性能方面有了很大的改進(jìn)并超過(guò)了以前的版本，但 依舊基于查找表技術(shù)，但整合了常用的硬核模，比如（如 RAM、時(shí)鐘管理和 DSP） 的塊。如圖 36 所示， FPGA 是由輸入輸出單和基本邏輯單元（可編程）及時(shí)鐘管 理等內(nèi)嵌專用硬件模塊等幾部分組成 [12， 1718] 。 圖 36 FPGA 芯片內(nèi)部結(jié)構(gòu) 模塊及其功能如下： (1) 可編程輸入輸出單元（ IOB） FPGA 通過(guò) I/O 單元與外部電路相連，因其是按組分類的，能通過(guò)軟件的配置 匹配不同電器特性的外部電路，實(shí)現(xiàn)輸入與輸出的要求，完成 FPGA 與外部電路 接口的功能。如今， I/O 口可以支持和高的頻率，一些高端的 FPGA 支持高達(dá) 2 Gbps 的數(shù)據(jù)速率 [19] 。 外部信號(hào)既可以通過(guò) IOB 模塊的存儲(chǔ)單元輸入到 FPGA 的內(nèi)部，也能不用通過(guò) IOB 直接輸入 FPGA 內(nèi)部，如圖 37 所示。當(dāng)通過(guò) IOB 模塊的存儲(chǔ)單元，外部信 號(hào)輸入到 FPGA 內(nèi)部時(shí)，可降低其保持時(shí)間。 FPGA 的 IOB 被劃分為若干 個(gè)組（ bank），這樣可以方便管理和適應(yīng)多種電器 標(biāo)準(zhǔn)，接口電壓 VCCO 決定每個(gè) bank 的接口標(biāo)準(zhǔn)，一個(gè) bank 只能對(duì)應(yīng)一個(gè) VCCO。 連接在一起必須是相同電氣標(biāo)準(zhǔn)的端口，接口標(biāo)準(zhǔn)的基本條件是 VCCO 電壓相同 [12， 20] 。 20 計(jì)思想。由于 EDA 技術(shù)的出現(xiàn)，設(shè)計(jì)人員可以擺脫實(shí)際器件的限制，發(fā)展出了新 的，區(qū)別于以前的設(shè)計(jì)思想。其方式為，先用硬件描述語(yǔ)言對(duì)產(chǎn)品進(jìn)行定義，之 后用 EDA 工具進(jìn)行綜合，形成目標(biāo)功能芯片的網(wǎng)表，最后，在確保仿真通過(guò)后下 載到目標(biāo)器件。這一過(guò)程被稱為自頂 向下的設(shè)計(jì)思想。圖 312 是自頂向下的設(shè)計(jì) 流程圖 [2223] 。 圖 312 自頂向下設(shè)計(jì)流程圖 這一思想，使得設(shè)計(jì)人員無(wú)需考慮目標(biāo)器件，不用受到來(lái)自器件的約束，提高 了設(shè)計(jì)開(kāi)發(fā)的效率，降低了風(fēng)險(xiǎn)，提高了產(chǎn)品上市的速度?，F(xiàn)代的系統(tǒng)模塊化的 趨勢(shì)越來(lái)越明顯，特別是可編程器件的不斷發(fā)展，促進(jìn)了軟核合影和的結(jié)合的發(fā) 展，能夠通過(guò)對(duì)成功設(shè)計(jì)的再利用來(lái)提高設(shè)計(jì)速度，還可以形成 IP 核的形式進(jìn)行 知識(shí)產(chǎn)權(quán)的保護(hù) [2425] 。 硬件驅(qū)動(dòng)軟件系統(tǒng)模塊設(shè)計(jì) 本文的多 CCD 圖像采集系統(tǒng)硬件驅(qū)動(dòng)軟件采用模塊化的設(shè)計(jì)思想，按照數(shù)據(jù) 流程可分為： CCD 傳感器的驅(qū)動(dòng)、 A/D 的驅(qū)動(dòng)、數(shù)據(jù)傳輸?shù)目刂啤?A/D 寄存器配 置、 camera link 驅(qū)動(dòng)等模塊，如圖所示。數(shù)據(jù)由 CCD 輸出的模擬信號(hào)經(jīng) A/D 轉(zhuǎn)換 成數(shù)字信號(hào)，之后，經(jīng)過(guò)數(shù)據(jù)傳輸模塊進(jìn)行乒乓操作緩存，最后，經(jīng)過(guò) camera link 模塊的驅(qū)動(dòng)，把數(shù)據(jù)送至上位機(jī)的圖像采集卡，如圖 313 所示。 1） CCD 驅(qū)動(dòng)模塊 :產(chǎn)生 CCD 圖像傳感器所需的時(shí)鐘與脈沖，使之在觸發(fā)脈沖 的作用下，順序的輸出個(gè)個(gè)像素的模擬信號(hào)。 2） A/D 驅(qū)動(dòng)模塊：產(chǎn)生 A/D 芯片所需的時(shí)鐘與脈沖，使之在采樣及數(shù)據(jù)輸出 等時(shí)鐘及脈沖的作用下，把模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)。 21 3）數(shù)據(jù)傳輸控制模塊：把由 A/D 驅(qū)動(dòng)模塊送來(lái)的數(shù)據(jù)進(jìn)行緩存，把數(shù)據(jù)按照 操作地址的方式交替的寫(xiě)入 RAM，之后，再交替的傳給 camera link 驅(qū)動(dòng)模塊。 4） Camera link 驅(qū)動(dòng)：把由數(shù)據(jù)傳輸模塊來(lái)的數(shù)據(jù)，按照 camera link 的協(xié)議傳 至上位機(jī)。 5） A/D 配置模塊：按照芯片手冊(cè)的資料，把配置信息寫(xiě)入 A/D 芯片的配置寄 存器，使之按照預(yù)定 的工作方式工作。 數(shù)據(jù)傳輸模塊 CCD 驅(qū)動(dòng)模塊 A/D 驅(qū)動(dòng)模塊 A/D 配置模塊 圖 313 驅(qū)動(dòng)信號(hào)流程圖 CCD CCDCCD CCD A/D A/DA/D A/D Camera link 驅(qū)動(dòng)模塊 上位機(jī) 19 工具實(shí)現(xiàn)完成，并提供實(shí)例教學(xué)講座及演示等）； 可以重新使用設(shè)計(jì)資源，降低開(kāi)發(fā)成本并且提高設(shè)計(jì)質(zhì)量。 硬件驅(qū)動(dòng)軟件系統(tǒng)的功能及需求劃分 硬件驅(qū)動(dòng)軟件的作用是按照器件的要求與說(shuō)明編寫(xiě) VHDL 代碼在 FPGA 內(nèi)綜 合出的電路驅(qū)動(dòng)器件正常工作。通過(guò)對(duì)系統(tǒng)的分析，概括出了以下功能模塊， 如 311 圖所示。 圖 311 硬件驅(qū)動(dòng)軟件功能劃分 1）寄存器配置：對(duì) A/D 的功能寄存器進(jìn)行配置，使 A/D 按照預(yù)定的工作方 式工作。 2）器件驅(qū)動(dòng)：為了能讓器件工作，需按照器件手冊(cè)的要求，按照器件的時(shí)序 提供相應(yīng)的時(shí)鐘與脈沖，主要完成對(duì) CCD 傳感器、 A/D、及 camera link 芯片的驅(qū) 動(dòng)工作。 3）傳輸控制：因?yàn)槎? CCD 圖像采集過(guò)程中要產(chǎn)生很大的數(shù)據(jù)量，所以要實(shí) 現(xiàn)如緩存等的控制，使數(shù)據(jù)完整的傳至上位機(jī)。 系統(tǒng)總體方案設(shè)計(jì) 自頂向下（ TopDown）設(shè)計(jì)的基本概念 傳統(tǒng)的電路設(shè)計(jì)方法都是自底向上的，即首先確定要用元器件，之進(jìn)行相應(yīng) 邏輯的設(shè)計(jì)，把器件連接起來(lái)，完成需要的系統(tǒng)，這一過(guò)程被稱為自底向上的設(shè) 硬件驅(qū)動(dòng)軟件 模件驅(qū)動(dòng)器塊 輸傳 制模塊控 器能寄存功配置模塊 23 reg[7:0] count_t2_ccd。 reg[6:0] count_t3_ccd。 reg[3:0] count_t4_ccd。 reg[3:0] count_t5_ccd。 reg[3:0] count_t6_ccd。 reg[3:0] count_t7_ccd。 reg[3:0] count_t8_ccd。 reg[3:0] count_t9_ccd。 reg[19:0] count_linepixel。 parameter t2_ccd=839。b1111_0000。//240 parameter t3_ccd=739。b1100000。//96 parameter t4_ccd=439。b0011。//3 parameter t5_ccd=439。b0101。//5 parameter t6_ccd=439。b1000。//8 parameter t7_ccd=439。b0011。//3 parameter t8_ccd=439。b0011。//3 parameter t9_ccd=439。b0010。//2 parameter linepixel=2039。b10_1010_0101_0010。//5417*2 reg[3:0] cs_ccd,ns_ccd。 parameter s0_ccd=439。b0000。 parameter s1_ccd=439。b0001。 parameter s2_ccd=439。b0010。 parameter s3_ccd=439。b0011。 parameter s4_ccd=439。b0100。 parameter s5_ccd=439。b0101。 parameter s6_ccd=439。b0110。 parameter s7_ccd=439。b0111。 parameter s8_ccd=439。b1000。 parameter s9_ccd=439。b1001。24 //1st always block, sequential state transition always @(posedge clk_ccd or negedge rst_ccd) begin if (!rst_ccd) cs_ccd=s0_ccd。 else cs_ccd=ns_ccd。 end //2nd always block, binational condition judgment always @(rst_ccd or cs_ccd or count_t2_ccd or count_t3_ccd or count_t4_ccd or count_t5_ccd or count_t6_ccd or count_t7_ccd or count_t8_ccd or count_t9_ccd or count_linepixel or LineStart) begin if(!rst_ccd) ns_ccd=s0_ccd。 else begin case(cs_ccd) s0_ccd: begin if(!rst_ccd) ns_ccd=s0_ccd。 else ns_ccd=s1_ccd。//s1_ccd end s1_ccd:begin if(LineStart) begin ns_ccd=s2_ccd。 end else25 begin ns_ccd=s1_ccd。 end end s2_ccd: begin if(count_t2_ccdt2_ccd) ns_ccd=s2_ccd。 else ns_ccd=s3_ccd。 end s3_ccd: begin if(count_t3_ccdt3_ccd) ns_ccd=s3_ccd。 else ns_ccd=s4_ccd。 end s4_ccd: begin if(count_t4_ccdt4_ccd) ns_ccd=s4_ccd。 else ns_ccd=s5_ccd。 end s5_ccd: begin if(count_t5_ccdt5_ccd) ns_ccd=s5_ccd。 else ns_ccd=s6_ccd。 end22 CCD 圖像傳感器驅(qū)動(dòng)軟件程序的實(shí)現(xiàn) CCD 傳感器輸出特性 CCD 傳感器單元感光后，其積累的電荷經(jīng)模擬移位電路輸出并放大，驅(qū)動(dòng)時(shí) 鐘周期內(nèi)輸出相應(yīng)的模擬電壓信號(hào)。感光較弱時(shí)，輸出的電壓值較低，感光較強(qiáng) 時(shí)，輸出的電壓值較高。如圖 314 是 CCD 的輸出時(shí)序特性。 圖 314 三色線陣 CCD 的一個(gè)顏色輸出時(shí)序特性 CCD 圖像傳感器驅(qū)動(dòng)程序 CCD 驅(qū)動(dòng)程序部分如下： module ccd_clock_3M(clk_ccd,rst_ccd, LineStart, rog_r_1,rog_g_1,rog_b_1,f1_1,f2_1,rs_1,clp_1 )。 input clk_ccd,rst_ccd。 input LineStart。 output rog_r_1,rog_g_1,rog_b_1,f1_1,f2_1,rs_1,clp_1。 reg rog_r,rog_g,rog_b,f1,f2,rs,clp。26 s6_ccd: begin if(count_t6_ccdt6_ccd) ns_ccd=s6_ccd。 Else 這個(gè)驅(qū)動(dòng)通過(guò)一狀態(tài)機(jī)實(shí)現(xiàn) CCD 驅(qū)動(dòng)時(shí)序的產(chǎn)生。 A/D 驅(qū)動(dòng)程序的設(shè)計(jì)與實(shí)現(xiàn) WM8200 的寄存器配置 WM8200 共有 24 個(gè) 8 位的寄存器，包括 RLC、 CDS、偏置電壓、放大倍數(shù)、 A/D 動(dòng)態(tài)范圍、輸出方式等配置寄存器。根據(jù)不同的信號(hào)需求可以配置成不同的 工作方式，其中最常用的有鉗位、偏置、放大、輸出方式的設(shè)置。 WM8200 寄存 器的配置方式為串行配置， FPGA 可以通過(guò) SDI、 SDO、 SEN、 SCK 四個(gè) 引腳改寫(xiě) 或者讀取相應(yīng)寄存器的值。如圖 315 是串行通信接口的寫(xiě)時(shí)序圖 [11] 。 圖 315 串行接口寫(xiě)時(shí)序 如圖 315，在 SEN 電平為低時(shí)， FPGA 連接 SDI 信號(hào)的引腳準(zhǔn)備好數(shù)據(jù)，然 后經(jīng) SCK 引腳發(fā)送一個(gè)上升沿，即可將一位數(shù)據(jù)寫(xiě)入 A/D。按照這種方式，連續(xù) 發(fā)送 14 個(gè) SCK 的上升沿，則可以將 14 位數(shù)據(jù)寫(xiě)入 A/D，最后在 SEN 引腳發(fā)送一 個(gè)脈沖，標(biāo)志本次寫(xiě)操作完成。這 14 位數(shù)據(jù)的前 6 位是寄存器的地址， A/D 接收 到數(shù)據(jù)后解碼，接下來(lái)將收到的 8 位數(shù)據(jù)寫(xiě)入對(duì)應(yīng)的寄存器，即完成率對(duì)應(yīng)寄存 28 A/D 寄存器配置程序 A/D 功能寄存器的配置部分程序如下： module AD_write_r(CLK48M,reset,SDATA2,SCLK2,SLOAD2 )。 input CLK48M,reset。 output SDATA2,SCLK2,SLOAD2。 wire LOCKED_OUT。 reg SDATA,SLOAD。 wire SCLK。 wire SDATA2,SCLK2,SLOAD2。 reg [3:0] State,Next。 reg [3:0] StartCount。 reg [4:0] BitCount。 reg [15