【導(dǎo)讀】的今天，F(xiàn)PGA編程的硬件電路被越來越多的應(yīng)用于實(shí)現(xiàn)諸如SPI接口等方面。SPI接口技術(shù)是一種高速高效率的串行接口技術(shù),主要用于擴(kuò)。展外設(shè)及其數(shù)據(jù)交換,已經(jīng)作為一種配置標(biāo)準(zhǔn)。作為一個(gè)標(biāo)準(zhǔn)的接口，SPI具有簡(jiǎn)單方便和。節(jié)省系統(tǒng)資源的優(yōu)點(diǎn)，使得大多數(shù)芯片都支持該接口。FLASH、實(shí)時(shí)時(shí)鐘、AD轉(zhuǎn)換器，還有數(shù)字信號(hào)處理器和數(shù)字信號(hào)解碼器之間。在其MC68HCXX系列處理器上定義的?，F(xiàn)在大部分廠家都是參照Motorola的定義來設(shè)計(jì)。因?yàn)闆]有確切的版本協(xié)議，所以不同廠家的SPI接口在技術(shù)上存在一定程度上的差別，甚至?xí)鹌缌x。根據(jù)仿真波形分析,所設(shè)計(jì)的SPI主機(jī)模塊的功能是正確的，并且在。XilinxISE中對(duì)該模塊進(jìn)行綜合與實(shí)現(xiàn)。

　　

【正文】 理解。在編寫特定模塊時(shí)，可以先看廠家所規(guī)定的定義來實(shí)現(xiàn)所 需設(shè)計(jì)的系統(tǒng) . 總之，通過本次 FPGA 設(shè)計(jì)，為今后的學(xué)習(xí)工作打下了一個(gè)很好的基礎(chǔ)，為今后積累了非常寶貴的經(jīng)驗(yàn) . SPI 接口的仿真及驗(yàn)證 23 參考文獻(xiàn) [1] 樊昌信，徐炳祥，吳成柯等 .通信原理（第 5 版） [M]. 北京：國(guó)防工業(yè)出版社， 20xx. [2] 徐洋等 .基于 Verilog HDL 的 FPGA 設(shè)計(jì)與工程應(yīng)用 .人民郵電出版社 .20xx. [3] 夏宇聞 .Verilog 數(shù)字系統(tǒng)教程（第 2 版） [M].北京航天航空大學(xué)出版社 .20xx. [4]SPI Block Guide . Original Release Date: 21 JAN 20xxRevised: 04 FEB 20xx. Motorola, Inc. [5] 串行外圍接口 .作者：顧衛(wèi)剛老師 . [6] 基與 FPGA 的 SPI 端口設(shè)計(jì) . 梁東鶯 . 深圳信息職業(yè)技術(shù)學(xué)院信息中心，廣東，深圳518029. [7] 黃志強(qiáng)，潘天保，俞一鳴等 . Xilix 可編程邏輯器件的應(yīng)用與設(shè)計(jì) [M]. 北京：人民郵電出版社， 20xx. [8] 朱明程，董爾令 . 可編程邏輯器件原理及應(yīng)用 [M]. 西安：西安電子科技大學(xué)出版社，20xx. [9] Lee Hansen and Brent Przybus. Debug your design with the chipscope pro system.[J]. Xcell Journal， 20xx. [10] Xilinx. VirtexII Pro and VirtexII Pro X Platform FPGAs: Complete Data Sheet. 20xx. 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JNTU Colleage off Engineering，20xx. 江南大學(xué)學(xué)士學(xué)位論文 24 致 謝 在我學(xué)士論文完成之際 ， 謹(jǐn)向我攻讀學(xué)士學(xué)位的過程中曾經(jīng)教育過我的老師 ， 關(guān)心過我的親人 ， 關(guān)心過我的朋友 ， 和所有幫助過我的人們致以最崇高的敬意和深深的感謝 ！ 衷心感謝我的指導(dǎo)老師虞致國(guó)副教授。他豐富的知識(shí)和淵博的學(xué)識(shí)是我設(shè)計(jì)時(shí)所有理論知識(shí)的源泉，他為我的畢業(yè)設(shè)計(jì)進(jìn)行了詳細(xì)的講解，為我提出的問題進(jìn)行了耐心的解答，并指導(dǎo)我如何入手項(xiàng)目和查找資料，為我提供正確 的導(dǎo)向。 衷心感謝同一小組的進(jìn)行畢業(yè)設(shè)計(jì)的同學(xué)們，在設(shè)計(jì)進(jìn)行和測(cè)試的時(shí)候給我的無私的幫助和支持，通過與他們的交流，我不僅了解了關(guān)于調(diào)試方面的知識(shí)，還熟悉了誤碼儀各個(gè)部分的工作，使我能夠在較短的時(shí)間內(nèi)學(xué)到更多的東西。 衷心感謝胡小剛學(xué)長(zhǎng)，在我剛?cè)胧值臅r(shí)候通過他們的報(bào)告來逐漸熟悉此項(xiàng)目，在后面的學(xué)習(xí)過程中，他們也給予了很多軟件方面的幫助，對(duì)我提出的問題也很耐心的回答，在這里表示感謝。 感謝江南大學(xué)的所有領(lǐng)導(dǎo)，老師和為我們學(xué)習(xí)生活環(huán)境創(chuàng)造一切的人們，正是你們的辛勤工作，才把我培育成了一名合格的大學(xué)生。 SPI 接口的仿真及驗(yàn)證 25 附錄 A SPI 設(shè)計(jì)程序： module simple_spi_top( input wire clk_i, //時(shí)鐘 input wire rst_i, //異步復(fù)位 input wire [1:0] adr_i, // 地址 input wire [7:0] dat_i, // 數(shù)據(jù)輸入 input wire we_i, output reg [7:0] dat_o, // 數(shù)據(jù)輸出 output wire inta_o, // i 中斷輸出 output reg sck_o, // 串行時(shí)鐘輸出 output wire mosi_o, // input wire miso_i , // output reg cs_o )。 reg [7:0] spcr。 // 控制寄存器 reg [7:0] sper。 // 擴(kuò)展寄存器 reg [7:0] treg。 // 傳輸 /接收寄存器 reg [1:0] state。 reg [7:0] bt。 //***********輸入數(shù)據(jù)給控制寄存器和狀態(tài)寄存器 ************* always @(posedge clk_i or negedge rst_i) if (~rst_i) begin spcr = 839。h10。 sper = 839。h00。 end else if (we_i) begin if (adr_i == 239。b00) spcr = dat_i。 if (adr_i == 239。b11) sper = dat_i。 end 江南大學(xué)學(xué)士學(xué)位論文 26 //***************設(shè)置控制寄存器 ************************* wire spie = spcr[7]。 // 中斷使能，該位為 1 允許 SPI 中斷 wire spe = spcr[6]。 // SPI 系統(tǒng)允許位。該位為 1 打開 SPI 系統(tǒng)，為 0 關(guān)閉 SPI 系統(tǒng)。 wire msb = spcr[5]。 // 口 D 線或方式選擇位。該位為 1 使口 D 輸出選擇為漏極開路驅(qū)動(dòng)器，為 0 則是推挽式輸出。 wire mstr = spcr[4]。 // 該位為 1， SPI 設(shè)為主設(shè)備；該位為 0， SPI 設(shè)為從設(shè)備 wire cpol = spcr[3]。 // 時(shí)鐘極性 wire cpha = spcr[2]。 // 始終相位 wire [1:0] spr = spcr[1:0]。 // 速率控制 // *************設(shè)置擴(kuò)展寄存器 ***************************** wire [1:0] spre = sper[1:0]。 // 擴(kuò)展時(shí)鐘速率控制選 擇 wire [3:0] espr = {spre, spr}。 //速率控制 reg spi_i。 //SPI 傳輸一個(gè)八位數(shù)據(jù)完成標(biāo)志 assign inta_o = spi_iamp。spie。 //生成中斷信號(hào) // *********產(chǎn)生時(shí)鐘分頻，及完成速率控制 ******************** reg [11:0] clkt。 always @(posedge clk_i) if(spe amp。 (|clkt amp。 |state)) clkt = clkt 1139。h1。 else case (espr) //速率選擇 439。b0000: clkt = 1239。h0。 // 2 439。b0001: clkt = 1239。h1。 // 4 439。b0010: clkt = 1239。h3。 // 16 439。b0011: clkt = 1239。hf。 // 32 439。b0100: clkt = 1239。h1f。 // 8 439。b0101: clkt = 1239。h7。 // 64 439。b0110: clkt = 1239。h3f。 // 128 439。b0111: clkt = 1239。h7f。 // 256 439。b1000: clkt = 1239。hff。 // 512 439。b1001: clkt = 1239。h1ff。 // 1024 439。b1010: clkt = 1239。h3ff。 // 2048 439。b1011: clkt = 1239。h7ff。 // 4096 endcase SPI 接口的仿真及驗(yàn)證 27 wire ena = ~|clkt。 // 生成時(shí)鐘允許信號(hào)，及在此時(shí) clkt 產(chǎn)生使能信號(hào)完成信號(hào)傳輸 //************** 傳輸數(shù)據(jù)的狀態(tài)機(jī) **************************** always @(posedge clk_i) if (~spe) begin state = 239。b00。 // 空閑狀態(tài) bt = 339。h0。 treg = 839。h00。 sck_o = 139。b0。 spi_i=0。 end else if(adr_i==239。b10amp。!spi_iamp。we_iamp。rst_i) begin case (state) //傳輸狀態(tài)機(jī) 239。b00: // 空閑狀態(tài) begin sck_o = cpol。 // 設(shè)置 sck 極性 state = 239。b01。 bt = 339。h7。 if (cpha) sck_o = ~sck_o。 //設(shè)置相位 end 239。b01: if (ena) //ena 由 clkt 決定， clkt 為 0 時(shí)執(zhí)行，及達(dá)到分頻的效果 begin sck_o = ~sck_o。 treg= dat_i。 state= 239。b10。 cs_o= 139。b1。 end 239。b10: if (ena) begin sck_o = ~sck_o。 state = 239。b11。 江南大學(xué)學(xué)士學(xué)位論文 28 end 239。b11: // if (ena) begin treg = {treg[6:0], miso_i}。 bt = bt 339。h1。 if (~|bt) //運(yùn)行八次 ，傳完一個(gè)數(shù)據(jù) begin state = 239。b00。